重温FPGA设计流程(五、调用DDS IP核产生正弦波)

最新推荐文章于 2025-06-18 10:09:08 发布

李老狗在看FPGA

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分类专栏： FPGA

本文链接：https://blog.youkuaiyun.com/qq_37512669/article/details/90321282

该博客介绍了如何在FPGA设计中应用DDS IP核来生成正弦波。首先，创建了一个名为DDS_test的工程，并在IP Catalog中选择了DDS Compiler。由于系统频率为100MHz，为了实现合适的相位步进间隔，作者选择了通过分频将输入频率降低到100KHz，使得相位步进间隔变为655。接着，创建了顶层和仿真.V文件，并在波形显示中设置为模拟型，以便于观察和分析信号。

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创建工程，DDS_test。在IP Catalog中搜索DDS，选择其中一个DDS Compiler，双击打开。
在这里插入图片描述

开发板系统频率为100MHz, 根据输出频率的计算公式，相位步进间隔= (fout / fdds_in) * 2^N (N 为前面相位的位宽)，所以如果用系统的频率作为DDS的输入频率，相位步进间隔= （1k / 100M）* 2^16 = 0.65536，显然这在verilog 中无法实现，所以我们要设法使DDS IP 核的输入频率较小。这里我们通过对系统频率进行分频，获得 100KHz，作为DDS的输入频率，此时相位步进间隔为 655。
创建顶层.V文件。

module dds_top(
        input rst_n,
        input clk_100M,
        output data_tvalid,
        output [7:0] data_tdata
    );
reg [9:0]cnt;
reg clk_100K;
always @(posedge clk_100M or negedge rst_n)begin
    if(!rst_n)begin
        cnt<=10'd0;
        clk_100K<=0;
    end
    else if(cnt==10'd499)begin
        cnt<=10'd0;
        clk_100K <= ~clk_100K;
    end   
    else begin
        cnt<=cnt+1'b1;
    end
end
reg [15:0] phase_tdata;
always @(po