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RSS订阅原创 CRC的verilog实现与解循环方法
多时钟周期：直接在电路中设计计算除法，经过多次移位计算之后就可以得到相应的校验码。但是这种方法是串行的，延时比较大。单时钟周期：在设计电路之前，先对CRC进行解码，解码出来的异或运算可以直接在单个时钟周期内完成运算。.........
2022-08-15 13:09:11
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原创 matlab使转义字符无效
matlab使转义字符无效使用matlab打印字符的时候有时候需要打印转义字符。但是转义字符又会被自动转化，所以需要使用简单的方法使转义字符无效，成为普通的字符。最简单的使转义字符无效的方法就是将一个转义字符连打两遍。比如如果需要将 \ 输出，就需要将 \ 打两遍。如果需要将 ’ 输出，就需要将 ’ 打两遍其他的转义字符也是一样的。...
2021-11-14 16:03:37
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原创 data[0:3]与data[3:0]之间的传递关系
文章目录data[0:3]与data[3:0]之间的传递关系data[0:3]与data[3:0]之间的传递关系module test_bit_tb( ); reg clk; reg [0:3] data; wire [3:0] dout; wire [0:3] dout_ver; test_bit test_bit_u( .data(data), .clk(clk), .dout(dout), .dout_ver(dout_ver) ); initial begin
2021-11-12 17:05:46
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原创 对verilog中有符号数和无符号数的理解
文章目录对verilog中有符号数和无符号数的理解对verilog中有符号数和无符号数的理解 verilog中使用signed表示有符号数，比如：wire signed [7:0] din;assign din = -8'd1;虽然书写上din等于十进制的 -1 ，但是在编译器会自动将din编译成补码的形式保存所以虽然书写上可以将一个信号写成负数的形式，但是在电路中并不存在真正的负数，负数只会被转换为补码的形式进行运算。如果撇去signed类型不谈。我们依旧可以将reg或者wir
2021-11-01 09:32:54
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空空如也
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