vivado xdc时钟约束

XDC是Xilinx Design Constraints的简写，但其基础语法来源于业界统一的约束规范SDC（最早由Synopsys公司提出，故名Synopsys Design Constraints）。所以SDC、XDC跟Vivado Tcl的关系如下图所示。

设计约束就是定义编译过程中必须满足的需求，只有这样才能保证在板子上工作时功能正确。但不是全部约束在所有过程中都会使用，比如物理约束只用在布局和布线过程中。Vivado工具的综合和实现算法时时序驱动型的，因此必须创建合适的时序约束。我们必须根据应用需求选择合理的约束，过度约束或约束不足都会造成问题。

老版的ISE开发工具使用**UCF（User Constraints File）文件进行约束；新的Vivado开发工具使用XDC（Xilinx Design Constraints）进行约束。在描述设计约束方面，标准SDC（Synopsys Design Constraints）**格式已经发展超过了20年，且应用最为广泛。XDC约束正是基于SDC格式，再加入Xilinx的一些物理约束。

XDC约束可以用一个或多个XDC文件，也可以用Tcl脚本实现。XDC文件或Tcl脚本都要加入到工程的某个约束集（set）中。虽然一个约束集可以同时添加两种类型约束，但是Tcl脚本不受Vivado工具管理，因此无法修改其中的约束。
XDC 可以像 UCF 一样作为一个整体文件被工具读入，也可以在实现过程中被当作一个个单独的命令直接执行。这就决定了 XDC 也具有 Tcl 命令的特点，即后面输入的约束在有冲突的情况下会覆盖之前输入的约束（时序例外的优先级会在下节详述）。另外，不同于 UCF 是全部读入再处理的方式，在 XDC 中，约束是读一条执行一条，所以先后顺序很重要，例如要设置 IO 约束之前，相对应的 clock 一定要先创建好。

XDC的基本语法可以分为时钟约束、IO约束以及时序例外约束，对一个设计进行约束的先后顺序也可以按照这三类约束依次进行.

时钟约束

时钟约束必须最早创建，端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建。
如果是差分输入的时钟，可以仅在差分对的P侧用get_ports获取端口，并使用create_clock创建。

create_clock-name clk_200 - period 5 [get_ports clk200_p]

针对vivado自动推导的衍生时钟，比如MMCM/PLL/BUFR的输出时钟，可以由vivado自动推导，用户无需创建。

但是，工具不能自动推导出使用寄存器和组合逻辑搭建的分频器等衍生的时钟，必须有用户使用create_generated_clock来创建。举例如下

I/O约束

在设计的初级阶段，可以不加I/O约束，让工具专注于满足FPGA内部的时序要求。当时序要求基本满足后，再加上I/O约束跑实现。
典型的I/O时序，包括系统同步、源同步、SDR和DDR等等，在Vivado图形界面的XDC templates中都有示例。2014.1版后还有一个Timing Constraints Wizard可供使用。

时序例外约束

时序例外约束包括set_max_delay/set_min_delay，set_multicycle_path，set_false_path等，这类约束除了要满足XDC的先后顺序优先级外，还受到自身优先级的限制。一个总的原则就是针对同一条路径，对约束目标描述越具体的优先级越高。不同的时序例外约束以及同一约束中不同条件的优先级如下所示：

约束最终是为了设计服务，所以要用好XDC就需要深入理解电路结构和设计需求。接下来我们就以常见FPGA设计中的时钟结构来举例，详细阐述XDC的约束技巧