FPGA：0~9999数码管计数

module test(seg,dig,clk,rst,key);
input clk;
input rst;
input key;

output [7:0] seg; //数码管段码输出
output [7:0] dig; //数码管位码输出
reg clk_1s;
reg [7:0]seg;//定义段码寄存器
reg [3:0]dig;//定义位码寄存器

reg [24:0]cnt_1s;

reg [36:0]cnt;
reg [1:0]state;
reg [3:0]qianwei_reg,baiwei_reg,shiwei_reg,gewei_reg;

reg [7:0]qianwei_code;
reg [7:0]baiwei_code;
reg [7:0]shiwei_code;
reg [7:0]gewei_code;
always@(posedge clk)//分频出周期为1s的信号
begin
        cnt<=cnt+1'b1;
            if(cnt==25'd25000000)begin cnt<=1'b0; clk_1s=~clk_1s; end
            //使用的是50MHZ；计数0.5秒需要次数为：0.5/50MHZ=25000000;
end
always@(posedge clk_1s)
begin
             cnt_1s<=cnt_1s+1'b1;
             if(cnt_1s==25'd9999)cnt_1s<=1</