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最新评论

Analyzing and Leveraging Decoupled L1 Caches in GPUs
honky_tonk_man: 因为global memory是多个GPU SIMT Core共有，且每个SIMT Core都有自己的L1 Cache，原子操作需要维护SIMT core中L1Cache和global memory和其他SIMT Core L1 cache"同一份数据"的一致性减少data-race(因为core最先读取的是自己SIMT Core中L1 cache，并且global memory得到了更新其他的SIMT Core的L1cache中的相同的数据会也会更新--这里可以参考MSEI一致性的协议--)，所以最简单的方法是直接写global memory(write-through) 可以参考2017年ISCA的论文Chasing Away RAts: Semantics and Evaluation for Relaxed Atomics on Heterogeneous Systems 的background第一节： In conventional GPU coherence protocols, synchronization happens infrequently and at a coarse granularity. As a result, GPUs use simple, software-driven coherence protocols that rely on data-race freedom, invalidate the entire cache on paired synchronization reads, write-through all dirty data to the shared last level cache (LLC) on paired synchronization writes, and require all atomics to execute at the LLC (e.g., the L2).
Analyzing and Leveraging Decoupled L1 Caches in GPUs
白泽要发顶会: 所以为什么原子操作会越过L1cache？是因为系统是多核么？
raft论文总结
Messy_Cat: ”此时leader收到S2发送过来的false后会将S2的nextindex减一，然后再发送appendentireRPC，此时RPC中的prevlogindex为4，对应的prevlogterm为2(为什么prevlogindex为4，因为他是对应nextindex-1)，还包含了要更新的entire 4，S2收到后再进行匹配，发现自己index为4的log entire term为2不等于leader发过来的3，所以一致性检测又失败了，所以拒绝leader发送过来的entire，并且返回失败↓“ 的下一张图中的AppendEntries中prevLogTerm应该是源自Leader中Log[4]的Term，数值应该是3吧？还是我有什么理解错误的吗？
raft论文总结
Messy_Cat: 非常深入的了解，看了论文产生的一些疑惑点都被梳理清楚了，感谢分享。
golang实现远程控制主机
优快云-Ada助手: 恭喜你这篇博客进入【优快云每天值得看】榜单，全部的排名请看 https://bbs.youkuaiyun.com/topics/617272631。

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作者: honky_tonk_man

这个作者很懒，什么都没留下…

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