Verilog中case()条件语句小结

最新推荐文章于 2024-02-22 11:16:41 发布

qq_36697240

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本文详细解析了Verilog中的casez(), casex()及case()语句的区别与用法，通过实例说明了不同条件下分支表达式的匹配规则，包括如何处理高阻态z和未知态x。

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1，在casez()语句中，如果分支表达式某些位为高阻态z时，对这个位的比较就不予考虑。

2，在casex()语句中，如果分支表达式某些位为z或x时，那么这些位的比较就不予考虑。

示例如下：

case(a)
2'b1x: out = 1;  //只有a=1x时，out才为1

casez(a)
2'b1x: out = 1;  //若a=1x或1Z时，out=1

casex(a)
2'b1x: out = 1;  //若a=10,11,1x,1z时out=1

//考虑分支表达式含"?"的情况
casez(a)
3'b1??: out=1;  //若a=100,101,110,111,1xx,1zz等情况时Out=1