
数字设计
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这个作者很懒,什么都没留下…
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锁相环PLL
锁相环PLL作用:将片外晶振产生的时钟进行分频或倍频,产生更高或更低频的时钟信号供逻辑使用;也可以对同一PLL产生的时钟的相位进行控制,以保证两个时钟域的工作有着相同的时间差。(比如SDRAM的读写,需要控制 SDRAM_controler和SDRAM的时钟信号相差180°)...原创 2020-06-21 23:09:00 · 553 阅读 · 0 评论 -
Verilog HDL的编译预处理
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Modelsim独立仿真vivado IP核
Modelsim独立仿真vivado IP核链接: https://wenku.baidu.com/view/9c6c7500640e52ea551810a6f524ccbff121ca1a.html(https://mp.youkuaiyun.com).链接: https://www.cnblogs.com/ninghechuan/p/8305925.html转载 2019-11-12 22:21:25 · 1429 阅读 · 0 评论