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不定项1、floorplan会影响下列哪些方面？A.CTSB.TimingC.IR-dropD.congestion2、在做完CTS后，我们一般会关心A. clock transition time B. skew C. Ram placement D. latency3、CMOS逻辑电路的功耗包括：A. internal power B. leakage power C. random power D. switching power4、下列那些方法可以用来

1.CTS之前和之后timing的设置有什么区别？2.drc和lvs分别是检查什么？3.综合出来的网表timing很差，可能是什么原因导致的？4.如果我们用hspice做后仿，用的sp和用来做lvs的sp有什么区别？个人理解：hspice后仿需要提取寄生参数，做lvs的sp从后端.V通过v2lvs得到此，只包含标准单元的晶体管级描述即可。5.发现一条路径上某个cell的延时比较大，可能是什么原因导致的？怎么解决？6.时钟树综合的目标是什么？为什么要减小clock skew和clock laten

笔试题A1道单选，6道问答单选1：八进制数657的16进制表示是什么？ （1AF）问答：使用1个或非门搭建非门，有几种方法？使用二输入MUX搭建与非门化简逻辑表达式out=A+B((AB+B)+AB)检测到序列1101时，输出1，其他情况输出0，画出有限状态机转移图（Melay状态机）建立时间违例和保持时间违例会引起什么情况？用Verilog描述8位D触发器笔试题B单选1.数字设计流程问答：一个NAND搭建NOT一个MUX搭建NOT一样一样建立时间是什么？保持时间是

1道单选题，4道问答题。问答题：1.对于全局bus，如何提高频率？2.降低芯片功耗的方法有哪些，各自的优缺点都是什么？3.用verilog实现D触发器4.异步信号进行同步的常用方法有哪些？

1.做完block 级的pr，需要给top提供什么数据或者信息？block的IO位置，block的SDC，block的面积2.标准单元放置之后（after place_opt），同时出现setup violation和transition violation，先修复哪一个，为什么？transition 是正确判断 delay 的前提，如果 transition 有 violation ， setup/hold 的值就不准确，也就没有修的必要。 所以要先修好 tran/cap 这样的基本参数，然后再去看

2.请列出传统芯片设计流程有哪些？

求电路最高工作频率setup slack ≥ 0Tperiod-Tsu-（Tco+Tdata）-Tskew ≥ 0Tperiod-2-（6+2）-0 ≥ 0Tperiod ≥ 10故最大频率为100M。