码农-做一个勤奋的人

10.1 什么是Genlock？Genlock，同步锁相，可以使一套或多套系统与同一同步源实现同步。能够使视频的刷新和外部视频源保持一致。当提供了一个适当的信号后，系统就会把它的显示刷新率和这个信号进行锁定 。在许多视频应用中，输入端产生数据的速率往往不同于输出端数据速率，为了避免由速率不一致导致的潜在错误，帧缓冲的使用是很有必要的。帧缓冲机制开辟多个缓冲页，用于保存数据，输入和输出端分别操作不同的帧存，从而避免了冲突。VDMA的锁相同步特性正是用于阻止读、写通道同时操作同一个帧存。VDMA的每

AXI Stream关键的只有两根信号线，及tvalid核tready。tvalid是主设备驱动的信号，表示Stream上的数据是有效的，tready由从设备驱动，表示从设备下一个时钟到来时能够接收数据。AXI Stream的特点是这两个信号不存在互相等待的关系，及数据传输只发生再两者均有效的时候，从而效率很高，可以认为是连续传输，避免了死锁的情况。AXI Stream还有一些附加信号，通常是伴随再数据中传输，主要包括tuser，tlast，tkeep等。tlast在标准流协议中表示一个数据包结束，伴随

其中XXXX代表外设名称XXX_hw.h 对应直接硬件接口层，定义了设备寄存器接口和缓存描述；XXXX_hw.h

zynq系统的裸机设备驱动采用分层结构进行设计，分层的体系结构可以适用于不同操作系统，不同的处理器等。分层结构提供无缝集成：

版权声明：本文为优快云博主「FPGADesigner」的原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接及本声明。原文链接：https://blog.youkuaiyun.com/FPGADesigner/article/details/81807296一、仿真功能概述仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-

一、AMBA概述 AMBA(Advanced Microcontroller Bus Architecture)高级微处理器总线架构定义了高性能嵌入式微控制器的通信标准，可以将RISC处理器（精简指令集处理器）集成在其他IP芯核和外设中，它是有效连接IP核的“数字胶”，并且是ARM复用策略的重要组件；它不是芯片与外设之间的接口，而是ARM内核与芯片上其他元件进行通信的接口。比如Xilinx公司的Zynq芯片，就是ARM与FPGA之间的连接通路 .主要包括：AHB(Advanc...

一、AMBA概述 AMBA(Advanced Microcontroller Bus Architecture)高级微处理器总线架构定义了高性能嵌入式微控制器的通信标准，可以将RISC处理器（精简指令集处理器）集成在其他IP芯核和外设中，它是有效连接IP核的“数字胶”，并且是ARM复用策略的重要组件；它不是芯片与外设之间的接口，而是ARM内核与芯片上其他元件进行通信的接口。比如Xilinx公司的Zynq芯片，就是ARM与FPGA之间的连接通路 .主要包括：AHB(Advanc...

前言1.简介AXI是个什么东西呢，它其实不属于Zynq，不属于Xilinx，而是属于ARM。它是ARM最新的总线接口，以前叫做AMBA，从3.0以后就称为AXI了。AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA3.0中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。AMBA4.0将其修改升级为AXI4.0。AMBA4 包括AXI4、AXI4-lite、ACE4、AXI4-stream。AX...

如果 使用sdk，程序中使用 xil_print打开项目bsp setting 页面打开 configuration for OS standalone 设置页面选择std_in 和 std_out，设置value为ps7_coresight_comp0(非uart的选项)。保存后bsp文件会重新生成。run/debug 项目选择控制台输出窗口为TCF-Debug Virtual Ter...

支持很多不同的流类型。流协议在传输和包之间定义了联系。信号源描述ACLK时钟源全局时钟信号。所有信号在ACLK信号上升沿采样。ARESETn复位源全局复位信号，ARESETn低有效。TVALID主TVALID表明主设

本课程将对Xilinx提供的一款IP核——AXI VDMA(Video Direct Memory Access) 进行详细讲解，为后续的学习和开发做好准备。内容安排如下：首先分析为什么要使用VDMA、VDMA的作用；然后详细介绍VDMA的特点、寄存器作空间； 最后阐述如何使用VDMA，包括IP核的配置方法、代码编写流程等。本章主要是理论学习，学习完本章，会对VDMA有全面的认识，有利于学

很多人用zynq平台做视频图像开发，但是对vdma了解比较少，上手起来稍微有些困难，我针对这一现象，做了一个基于vivado和modelsim的仿真和应用测试工程，并写篇文章做些介绍，希望能对大家有帮助。 一：xilinx vdma IP例化以及接口介绍 上面图片就是在vivado2015.4中例化vdma的界面，首先对参数做些介绍： Frame Buffers ：选择vdma缓存

ZYNQ可以提供多种方式提供GPIO的能力，早上到公司就想应该先搞清楚里面的各种区别，因为我自己不自然就只会用自己的最熟悉的方案来实现，所以在此总结一下；很多帖子讨论这个，当然是因为简单了；但是好像都没有整理完整ZYNQ中GPIO有四种，其中PS中MIO/EMIO两种，而PL中同样有两种情况，AXI_GPIO和AXI_LITE自定义的GPIO；下面就这四种情况进行说明；

PC： win7 64位xilinx开发套件： xininx_vivado_sdk_2015.4.2 (其他版本需要重新测试)一、下载HDL参考设计代码，包括库和项目文件下载地址：https://github.com/analogdevicesinc/hdl下载之前先确定好分支版本，查看release note，因为我是vivado 2015.4，所以选择h