AXI Stream接口，AXI 流接口规范

最新推荐文章于 2025-06-22 17:00:47 发布
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分类专栏： # Xilinx/FPGA 文章标签： AXI Stream AXIS
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AXI Stream接口定义了流协议，通过TVALID和TREADY信号实现主从设备间的数据传输控制。主设备在确认TVALID后保持数据稳定，等待从设备通过TREADY确认接收。从设备可以在确认TVALID后再确认TREADY，允许数据传输。握手过程确保了在一个ACLK周期内正确传输数据。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

支持很多不同的流类型。流协议在传输和包之间定义了联系。

信号

源

描述

ACLK

时钟源

全局时钟信号。所有信号在ACLK信号上升沿采样。

ARESETn

复位源

全局复位信号，ARESETn低有效。

TVALID

主

TVALID表明主设备正在驱动一个有效的传输。当确认TVALID和TREADY信号后，发生一个传输。

TREADY
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