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漂洋过海的鱼儿
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XILINX常见问题：
XILINX推荐做法：高电平同步复位，复位尽量都是局部复位，不要有全局复位。异步复位对BRAM，DSP资源影响很大，导致BRAM，DSP跑不快。1.XILINX复位机制：每一款开发板上都带复位按键，导致大家一写就要用复位按键做复位。这种方式是不可取，产品上是不可能带复位按键的。2.时钟，时钟结构：MMCM（调频）+PLL（调相），可以把PLL的锁相信号作为局部复位。原创 2025-05-11 21:27:53 · 85 阅读 · 0 评论 -
Verilog中模拟task的源文件和对应的modelsim的仿真文件
Verilog中模拟task的源文件和对应的modelsim的仿真文件原创 2023-03-12 16:46:49 · 459 阅读 · 0 评论 -
Verilog中always @*
Verilog中always @*原创 2023-03-12 16:44:49 · 4800 阅读 · 0 评论 -
Verilog中forever的用法
Verilog中forever的用法原创 2023-03-12 16:29:10 · 7723 阅读 · 1 评论 -
有哪些基本的FPGA并行加速实现思维
FPGA并行硬件加速原创 2023-03-12 15:44:11 · 894 阅读 · 0 评论 -
verilog中三元运算符
verilog中三元运算符原创 2023-03-12 14:59:38 · 3530 阅读 · 0 评论 -
图像基本知识
图像基本知识原创 2023-03-10 20:33:18 · 800 阅读 · 0 评论 -
led闪烁的Verilog代码
这个代码将时钟分频到了1秒，LED会每秒钟切换一次状态。你可以根据自己的需要调整闪烁速度，只需要修改COUNTER_MAX的值即可。注意，在你将代码烧录到FPGA板上之前，还需要将LED连接到正确的引脚上。原创 2023-03-10 11:56:27 · 3365 阅读 · 0 评论 -
用system generator生成Verilog代码
用system generator生成Verilog代码步骤原创 2023-03-10 11:53:05 · 1931 阅读 · 0 评论 -
ISE使用中ROM IP核配置及rom＜一＞
ROM在FPGA设计中也有一些常用的应用场景原创 2022-11-12 15:21:20 · 2189 阅读 · 0 评论 -
ISE使用中RAM IP核配置及FIFO＜一＞
FPGA FIFO原创 2022-11-11 20:24:32 · 2264 阅读 · 0 评论 -
ISE使用中RAM IP核配置及ram＜一＞
IP核，单口RAM的使用。转载 2022-11-11 14:54:33 · 2083 阅读 · 0 评论 -
FPGA的PLL（锁相环）设计
锁相环的功能是能够对输入的基准时钟进行分频与倍频，从而产生多个时钟信号来供芯片内部的各个功能使用。原创 2022-11-10 21:18:37 · 1165 阅读 · 0 评论 -
FPGA串口任意长度字节发送
此模块的优点是顶层模块例化时可以通过传参的方法，例化任意长度的数据发送模块。在可移植性方面更加的灵活。原创 2022-11-09 20:07:22 · 1352 阅读 · 0 评论 -
FPGA：串口单字节发送
Fpga开发 串口模块开发 串口单字节发送原创 2022-11-09 10:56:43 · 267 阅读 · 0 评论 -
FPGA关于二维数组端口的定义
FPGA关于二维数组端口的定义原创 2022-11-06 14:30:51 · 1118 阅读 · 0 评论 -
VISIO
visio 技巧原创 2022-10-05 13:11:00 · 1037 阅读 · 0 评论