Quartus调用Modelsim仿真出现(vlog-2155) Global declarations are illegal in Verilog 2001 syntax.错误解决方法

最新推荐文章于 2024-12-18 18:10:39 发布
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本文解决了一个常见的Verilog2001语法错误：全局声明非法。通过调整文件位置，避免在Modelsim工程中直接引用，解决了(vlog-2155)错误提示。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

错误提示：(vlog-2155) Global declarations are illegal in Verilog 2001 syntax.

报错语句

在这里插入图片描述

解决方法，将此文件放入文件夹的路径内，在建立Modelsim工程师时候并不用添加这个文件进入工程 

乔布斯zero
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m0_59592734的博客
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1.建立工程，在建立工程的第四步中的Simulation下选择Tool Name为ModelSim-Altera，再在后面的Format(s)中选择Verilog HDL。继续构建完工程； 2.在工程中写好程序，保存并编译，确定没有错误后进行下一步； 3.选择Tools菜单中的Options，在General中选择EDA Tool Options，在右边的列表中有ModelSim-Altera一栏，点击后面的省略号选择ModelSim所安装的位置，注意后面两项modelsim_ase、win32
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quartus 直接调用modelsim软件
FPGA Base Modelsim提示(vlog-2155) Global declarations are illegal in Verilog 2001 syntax.
Tony
09-08 2200
错误提示 ：Modelsim 提示(vlog-2155) Global declarations are illegal in Verilog 2001 syntax. 解决方法： 1 、采用绝对路径包含头文件 2、把报错的头文件从编译路径中删除 经过测试，方法2测试解决了问题…( ╯□╰ ) ...
verilog -- generate 后面不能加begin end
qq_33473931的博客
10-12 1062
一个generate RTL代码里面if判断是参数判断。正常仿真能过，但DC编译报错。DC 报错 syntax error on a obsolute verilog 2001 construct standalone generate block (VER-946)网上论坛有人同样遇到了，但没有啥确切结论。代码类似写法如下：generatebegina = ……；b = ……；b = ……；endend。
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