C语言与Verilog

最新推荐文章于 2024-07-30 16:33:39 发布

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#FPGA

本文探讨了C语言与Verilog在FPGA设计中的结合使用，强调C语言的灵活性和查错能力，以及Verilog对硬件描述的精确性。通过C语言预验证设计，逐步转换为Verilog，以解决查错和仿真问题。同时指出混合语言设计存在的转换难题，如并行性转换、功能表示限制和仿真差异。最后，建议C与Verilog的协同可加速硬件设计和查错，但需要考虑学习和使用的平衡。

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1）选择C语言与Verilog的配合使用
首先，C 语言很灵活，查错功能强，还可以通过 PLI（编程语言接口）编写自己的系统任务直接与硬件仿真器（如 Verilog-XL）结合使用。C 语言是目前世界上应用最为广泛的一种编程语言，因而 C 程序的设计环境比 Verilog HDL 的完整。此外，C 语言可应用于许多领域，有可靠的编译环境，语法完备，缺陷较少。比较起来， Verilog 语言只是针对硬件描述的，在别处使用（如用于算法表达等）并不方便。而且 Verilog 的仿真、综合、查错工具等大部分软件都是商业软件，与 C 语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以，只有在 C 语言的配合使用下，Verilog 才能更好地发挥作用。面对上述问题，最好的方法是 C 语言与 Verilog 语言相辅相成，互相配合使用。这就是既要利用 C 语言的完整性，又要结合 Verilog 对硬件描述的精确性，来更快更好地设计出符合性能要求的硬件电路系统。利用 C 语言完善的查错和编译环境，设计者可以先设计出一个功能正确的设计单元，以此作为设计比较的标准。然后，把 C 程序一段一段地改写成用并型结构（类似于 Verilog）描述的 C 程序，此时还是在 C 的环境里，使用的依然是 C 语言。如果运行结果都正确，就将 C 语言关键字用 Verilog 相应的关键字替换，进入 Verilog 的环境。将测试输入同时加到 C 与 Verilog 两个单元，将其输出做比较。这样很容易发现问题的所在，然后更正，再做测试，直至正确无误。剩下的工作就交给后面的设计工程师继续做。
2）C 语言与 Verilog 语言互相转换中存在的问题
这样的混合语言设计流程往往会在两种语言的转换中会遇到许多难题。例如，怎样把C 程序转换成类似 Verilog 结构的 C 程序，来增加并行度，以保证用硬件实现时运行速度达到设计要求；又如怎样不使用 C 中较抽象的语法：例如迭代，指针，不确定次数的循环等等，也能来表示算法（因为转换的目的是要用可综合的 Verilog 语句来代替 C程序中的语句，而可用于综合的 Verilog 语法是相当有限的，往往找不到相应的关键字来替换）。
C 程序是一行接一行依次执行的，属于顺序结构，而 Verilog 描述的硬件是可以在