qq_34895681的博客

博主将会写一个系列的文章 关于FPGA对DDR4（MT40A256M16）的有效读写控制，最大化FPGA对DDR4的读写控制。首先将对DDR4的技术文档进行研读，注重DDR4的读写操作、刷新时间等。

文章详细介绍了军用FPGA软件编程中使用Verilog语言时应遵守的一系列编码规范，特别是针对三态缓冲器和运算符的设计准则。文章中提出的强制准则包括：基本编程规范之三态缓冲器强制准则1—禁止组合逻辑电路的输出作为三态缓冲器的使能端强制准则2—禁止使用内部三态强制准则3—避免将双向端口直接连接输入端口或输出端口基本编程规范之运算符强制准则1----关系操作符左边与右边的数据位宽必须一致强制准则2----位操作符左边与右边的数据位宽必须一致。

两段verilog代码分别实现了浮点数的加法和乘法操作 。浮点加法模块FpAdd通过提取输入浮点数的符号位、指数和尾数，对齐尾数，计算和或差，并考虑了下溢情况来生成结果。浮点乘法模块FpMul则通过提取输入浮点数的相应字段，计算尾数的乘积和指数的和，处理可能的下溢，并根据结果的规范化要求调整指数和尾数。两个模块都考虑了符号位的处理，确保了结果的符号正确，并在输出时组合了符号位、指数和尾数来形成最终的浮点数结果。

在FPGA中实现浮点运算是一个复杂但有用的过程，因为浮点运算在许多应用中都是必需的，如数字信号处理、图像处理和科学计算等，上篇博客中介绍了在FPGA中使用浮点数运算的背景以及实现方式，本篇博客注重描述浮点数在FPGA中如何将有符号整数与单精度浮点数进行转换。

标准准则分为强制准则和建议准则，强制准则在Verilog编程中应该遵循，建议准则在Verilog编程中可参考执行。本次分享 触发器、锁存器 的国军标verilog语言标准准则。EDA工具：ISE、Vivado、Quartus II。语言 ：Verilg HDL。注：如不能连接到数据端口或者复位端口等。注：基本逻辑门包括与门、非门和或门等。

博主将会写一个系列的文章 关于FPGA对DDR4（MT40A256M16）的有效读写控制，最大化FPGA对DDR4的读写控制。首先将对DDR4的技术文档进行研读，注重DDR4的读写操作、刷新时间等。

DDR4 SDRAM 是一种高速的、基于 CMOS 技术的动态随机存取存储器（DRAM）。它内部配置为具有 16 个存储体的 DRAM，这些存储体被组织成 4 个存储体组，每个组包含 4 个存储体。这种设计允许 DDR4 SDRAM 实现高速操作，因为它采用了 8n-预取架构，结合了接口设计，能够在每个时钟周期的 I/O 引脚处传输两个数据字。512M×8的DDR4，功能框图如下所示(源文档图片就缺失了一块)256Mx16的DDR4，功能框图如下所示。

本文学习军用可编程逻辑器件软件 Verilog 语言编程安全子集，标准准则分为强制准则和建议准则，强制准则在Verilog编程中应该遵循，建议准则在Verilog编程中可参考执行。违背示例：遵循示例：强制准则3----禁止使用有竞争冒险情况的组合逻辑输出作为复位信号违背示例：强制准则4----在资源未受限制时，必须使用专用时钟单元驱动内部产生时钟、高扇出控制信号或内部产生复位信号强制准则5----非SRAM 型 FPGA, 必须对寄存器进行上电初始化，赋固定值

标准准则分为强制准则和建议准则，强制准则在Verilog编程中应该遵循，建议准则在Verilog编程中可参考执行。禁止将寄存器的输出直接连接到其他寄存器的时钟管脚。注：如有此类情况，可采用时钟网络驱动等措施。注：如果需要使用门控时钟，可采用在顶层创建独立的门控时钟生成电路等措施。EDA工具：ISE、Vivado、Quartus II。语言 ：Verilg HDL。注：如不能连接到数据端口或者复位端口等。

博主将会写一个系列的文章 关于FPGA对DDR4（MT40A256M16）的有效读写控制，**最大化FPGA对DDR4的读写控制**。首先将对DDR4的技术文档进行研读，注重DDR4的读写操作、刷新时间等。

最近，使用到了DAC芯片AD9777芯片，在此对AD9777芯片手册进行研读，AD9777是Analog Devices公司推出的一款高性能、可编程的16位分辨率、160 MSPS（百万样本每秒）输入/输出数据率的双通道TxDAC+ D/A转换器。该芯片具有多种特色和优势，适用于广泛的通信和仪器应用。。

本文对芯片AD9781芯片进行说明，并完成AD9781的FPGA驱动实现。AD9781是一款高性能数字模拟转换器（DAC），由Analog Devices公司生产，具备12/14/16位分辨率和高达500 MSPS的采样率，适用于无线基础设施、宽带通信、射频信号发生器和任意波形发生器等多种应用。

vivado的例化模板在生成IP中自动生成，如下，在工程source中找到所要例化的IP，红色框中的.veo文件中即是该IP的verilog 例化模板，而红色框上面的.vho文件中即是该IP的vhdl例化模板。此时，如果子模块的输入输出接口比较多的时候，手动去巧例化的模板就是一件非常枯燥乏味浪费时间的事情，本文，在结合平时做项目中的经验，对快速生成模块的例化模板作了一个总结，望能对各位实操应用中有所帮助。a) 选择如下第一个红框中的＋，选择自己设计模块的路径，然后再选择ok，即可将模块添加到当前的工程中。

在密码学中，S盒(Substitution-box)是对称密钥算法 ，执行置换计算的基本结构。S盒用在分组密码算法中，是唯一的非线性结构，其S盒的指标的好坏直接决定了密码算法的好坏。

如上方框中代表的是 数据的输入 以及最后SM3哈希算法的输出。上篇博客写了SM3哈希算法的解释和具体算法的实现步骤，这节博客来具体说怎么使用FPGA实现SM3哈希算法。分为 ：1.填充 2.迭代与压缩 3.计算拼凑值。语言 ：verilog。EDA工具：quartus II。仿真工具： Modelsim。

Local Memory Bus (LMB) Block RAM (BRAM) Interface Controller 是一个连接 LMB 的模块。LMB BRAM 接口控制器是 LMB 和 BRAM 模块外设之间的 接口。一个 BRAM 内存子系统由控制器和实际 BRAM 组件组成，这些组件随 BRAM 模块外设提供。配合BRAM IP 使用。同一个axi的总线上，地址是不能重复的，需要分段分配，不同的axi总线上，地址是不想相关的。原理图的axi总线的分布与 地址编辑器里的地址分配是一一对应的。

阴差阳错的选了xilink的板子zedboard，不管这里的水有多深都的要趟过去了，没有回头路。想想自己嵌入式的一大块空白，就有点后背发凉，硬着头皮往前冲。 第一个博客注定是水的，兹当给自己立一个flag，那么接下来不定期的更期来表示学习zynq的心路历程，板子还没到，我先提前熟练下整个设计流程以及大方向上的把握。各位仁人志士，可作指正，不胜感激。