实现串并数据CRC校验的四种Verilog

最新推荐文章于 2025-07-01 20:13:20 发布

king阿金

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文章标签： CRC校验原理 Verilog CRC LFSR实现CRC

本文链接：https://blog.youkuaiyun.com/qq_34070723/article/details/89736772

本文介绍了CRC校验的基本原理，并详细阐述了使用Verilog实现CRC校验的并行和串行两种方法，包括模二除法和线性反馈移位寄存器（LFSR）实现。通过实例展示了不同方法的实现细节和仿真结果，强调了LFSR在并行计算中的高效性。

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1、CRC原理

2.实现CRC校验的四种程序

2.1并行实现 2.1.1模二除法实现CRC 2.1.2线性反馈移位寄存器LFSR实现CRC

2.2处理串行数据 2.2.1模二除法实现CRC 2.2.2线性反馈移位寄存器LFSR实现CRC

1、CRC原理

模2运算原理

模2加法：不考虑进位，按位加=按位异或---等价于---模2减法：不考虑借位，按位减=按位异或
模2乘法：在将各个位乘的结果相加时按照模2加法来做
模2除法：每一步商1后，减法使用的是模2减法
下面的模2除法参考[1]：

      1 0 1 1     //商
---------------
1 1 1 1 0 0 0     //被除数,注意首位为1
1 1 0 1           //被除数首位为1,除以除数
---------------
  0 1 0 0 0 0     //余数去掉首位,作为新的被除数
  0 0 0 0         //被除数首位为0,除以0，商的第二位为0
---------------
    1 0 0 0 0     //余数去掉首位,作为新的被除数
    1 1 0 1       //被除数首位为1,除以除数  
---------------
      1 0 1 0     //余数去掉首位,作为新的被除数
      1 1 0 1     //被除数首位为1,除以除数
---------------
      0 1 1 1     //余数,此时余数位数少于除数,不能继续除了(忽略首位0)

CRC校验码的工作原理：将所要传输的信息称为被除数，模2除以一个收发双方都知道的特定的除数，将得到的余数拼接到被除数尾部，然后发送这个拼接后的数，接收方收到这个数后同样除以除数，如果收到的信息正确那么余数应该为0，否则收到的信息是错误的。所以称为CRC有校验（检错）的功能，但不能纠错。

上述中得到的余数称为CRC冗余校验码。

上述特定的除数都是有标准的，一般用生成多项式表示，且多项式是有标准的，生成多项式的选取是个很有难度的问题，如果选的不好，那么检出错误的概率就会低很多。好在这个问题已经被专家们研究了很长一段时间了，对于我们这些使用者来说，只要把现成的成果拿来用就行了。例如：

2.实现CRC校验的四种程序

2.1并行实现

2.1.1模二除法实现CRC

多项式CRC=x16+x12+x5+x0，若使用CRC（循环冗余校验）在线计算，注意应该选择CRC-16/XMODEN，而不是CRC-16/CCITT，如图2，按照原理其输入值不反转即FALSE，输出值也是。（我找到的程序是这样实现的，我开始选择的时候选错了选的CRC-16/CCITT，导致在线计算结果与程序结果不一致而怀疑人生，还是粗心哈哈）

下面是Verilog代码，其是对输入的并行数据进行计算CRC，但是用的是时序串行计算的方法，需要8个clk才计算出结果。

/*************************按照原理实现方法**************************/
module CRC_Gen(
    input clk,
    input rst_n,
    input [7:0] data,
    input data_valid,
    output reg [15:0] crc
    );
    
    reg[23:0]temp=0;
    parameter polynomial=17'b1_0001_0000_0010_0001;