JESD204B协议理解三：第6章 确定性延时

只包括了Subclass1的内容，没有Subclass2.

另外两篇博文：

JESD204B协议理解一：第4章电气规范

JESD204B协议理解二：第5章数据流

目录

6 Deterministic Latency

6.1 Introduction

6.2 No Support for Determisitic Latency (Device Subclass 0) (Informative)

6.3 Deterministic Latency Using SYSREF (Device Subclass 1)

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6 Deterministic Latency

6.1 Introduction

系统中各种信号的处理会引入不明确的延时，并且每次启动或重新初始化这个链路的延时还不一样。204B提供了接口确定性延时的这种机制（Subclass1,2）.

 

链路上的确定性延时定义：TX设备基于并行帧时钟数据输入到RX设备基于并行帧时钟数据输出，使用帧时钟域进行测量。链路上延时以至少帧时钟为可编程时间单位，并且每次启动或重新初始化的情况下这个延时可以重复（保持一致）；前提需要辅助定时信号在设备输入端符合要求的规格。

一个链路上确定性时延的实现需要2各方面：

1.TX设备，ILA生成必须在一个已经定义好的时间点（well-defined moment in time.）同时在所有通道启动（也就保证了用户数据同时跟在ILA后面）。

       已经定义好的时间点在TX设备端对ILA产生来说是在检测到SYNC~上升沿后的第一个LMFC边界，设备要在这个边界上产生ILA，也就要求可以对在第几个边界产生ILA进行编程（用户可编程），那就表明在ILA产生之前可以等待多余的时间

2.RX设备，每个通道上的输入数据必须进行缓存以缓解如下的偏斜：TX SERDES lane、物理通道、RX SERDES lane。所有通道上的缓存必须同时释放at a well-defined moment in time。

       已经定义好的时间点在RX设备端是在LMFC边界后的一个可编程的帧周期数目，这个数目被称为 RX Buffer Delay（RBD）。具体可看后面的例子。

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