时钟芯片AD9523-1数据手册阅读

手册是给多种人看的，不同类型的人员看的侧重点不一样。像我属于使用芯片配置编程的，前面很多参数略过，只需注意关心的时钟频率范围。因此要有目的性的看，而不是通篇读。

我是对照着AD9523-1的英文数据手册看的。

芯片特点：

两级PLL

14个差分输出时钟

通过串行接口对内置的EEPROM进行编码改变芯片配置

 

按照目录解读：

SPECIFICATIONS使用说明书

CONDITIONS工作条件

SUPPLY CURRENT工作电流

POWER DISSIPATION功率耗散

INPUT CHARACTERISTICS输入特性

OUTPUT CHARACTERISTICS 输出特性

TIMING ALIGNMENT CHARACTERISTICS时间对齐特征

……

ABSOLUTE MAXIMUM RATINGS绝对最大额定参数

其中涉及一些专业名词并不能看懂，上面这些基本可以略过。

 

需要注意的是一些口的输入输出的时钟范围、PLL1的VCO范围250MHz、PLL2的VCO范围2.94-3.1GHZ

 

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS引脚配置及功能说明

这一部分包含了所有引脚的描述，并不是要你一个一个的看而是像查字典一样用到时查

 

TYPICAL PERFORMANCE CHARACTERISTICS典型性能特性

用曲线图表示输出信号各个参数之间的关系，我觉得可以略过

INPUT/OUTPUT TERMINATION RECOMMENDATIONS输入/输出终止建议

指需要加电容电阻来达到DC或AC耦合驱动，应该是给设计原理图PCB的人看的

TERMINOLOGY术语

关于时钟的专业术语，好像这几个术语对于配置时钟频率也没什么用

Phase Jitter and Phase Noise相位抖动和相位噪声

Time Jitter时间抖动

Additive Phase Noise加性相位噪声

Additive Time Jitter加性时间抖动

 

THEORY OF OPERATION工作原理，这部分要细读

PLL1 General Description

组成部分：phase-frequency detector (PFD)鉴频鉴相器、charge bump电荷泵、passive loop filter无源环路滤波器和external VCXO外部压控振荡器

很遗憾我本科没有接触过锁相环，再看了一下两篇才有了基本的认识：

https://wenku.baidu.com/view/3bc75a6fb84ae45c3b358cd4.html（看前半部分）

https://blog.youkuaiyun.com/zhang810413/article/details/2603545

 

PLL1 Reference Clock Inputs参考时钟输入

有两对可选差分参考时钟输入REFA REFA、REFB REFB，也可以用单端输入，另一端接地。

Register 0x01A配置用A还是B

 

PLL1 Loop Filter

不懂原理，配置电阻的

 

PLL1 Input Dividers

对输入参考频率进行分频1-1023，降低参考频率以适应PLL1通常需要的带宽是必要的。

 

PLL1 Reference Switchover

两对参考时钟频率的使用与切换。默认用A，若A失效用B；还能配置若A失效后又恢复了是接着用B，还是返回A。

Register 0x01C来配置

PLL1 Holdover

若参考时钟都失效，进入这个延期模式

PLL2 General Description

组成部分：an optional input reference doubler倍频器, reference divider参考分频器, phase-frequency detector (PFD), a partially integrated analog loop filter (see Figure 27), an integrated voltage-controlled oscillator (VCO),and a feedback divider反馈分频器。

VCO产生一个标称的3.0 GHz信号，其输出分压器的分频比率为3 4 5。

 

Input 2× Frequency Multiplier

如图27，对于上级PLL1有一个R2分频，然后一个x2倍频，但有利有弊

 

PLL2 Feedback Divider（N divider）反馈分频器

如图27里的虚线框，N=4xB+A,4是预分频，A值0-3，B值3-63，实际有一定约束，参见寄存器0x0F1

 

PLL2 Loop Filter

配置电阻来减少相位噪声

 

VCO Divider M1 and VCO Divider M2

对VCO输出进行分频均可为3 4 5

 

VCO Calibration 压控振荡器校准

通过Register 0x0F3,Bit 1（默认值0）设置为 1进行校准，通过读Register 0x22D, Bit 0=1来确定正在校准中，若要保存EEPROM，先设置校准VCO比特为1然后再保存，以确保读取配置后自动校准。校准顺序：

只有在校准后才有输出。什么时候要校准：改变了PLL2的A,B或者PLL2的参考时钟或者其他需要校准的情况。

CLOCK DISTRIBUTION

意思就是可以有多个输出，谓之DISTRIBUTION。且每个输出还有一个单独的分频器1-1024。