Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.

最新推荐文章于 2024-10-24 07:30:00 发布
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本文介绍在使用 Vivado 进行 FPGA 设计时，如何通过正确的命名端口连接方式解决仿真问题。文章指出，在顶层模块的仿真文件及 design 文件中采用命名端口连接而非顺序连接的方法。

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今天在使用vivado，对顶层模块写对应仿真文件，的时候遇到上述图片出现的问题
解决方法是：
除了在仿真文件中应该写命名端口连接（而不是顺序连接），在顶层模块的design文件中也应该用命名端口连接。

这是顺序连接：

顺序连接

这是命名连接

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仿真文件中的命名连接

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仿真成功

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[XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed. ``` 说明：**Vivado 找不到你实例化的模块 `moore_three_process`**，也就是说—— > ✅ 虽然你写了代码，但 **...
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Vivado Simulator v2025.1.0 Copyright 1986-2022 Xilinx, Inc. All Rights Reserved. Copyright 2022-2025 Advanced Micro Devices, Inc. All Rights Reserved. Running: E:/app/Vivado/2025.1/Vivado/bin/unwrapped/win64.o/xelab.exe --incr --debug typical --relax --mt 2 -L xil_defaultlib -L unisims_ver -L unimacro_ver -L secureip --snapshot seg_led_static_top_tb_behav xil_defaultlib.seg_led_static_top_tb xil_defaultlib.glbl -log elaborate.log Using 2 slave threads. Starting static elaboration Pass Through NonSizing Optimizer ERROR: [VRFC 10-2858] localparam 'CNT_MAX' cannot be overwritten [E:/zuoye/vivado/112204/112204.srcs/sources_1/new/seg_led_static_top.v:14] ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.
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