Peter's Blog

1.今天做一个秒表实例，介绍用Vivado制作FPGA工程2.使用两个按键key0（秒表驱动、暂停）、key1下面演示Vivado操作过程1.create project（图） 2. 一般来说都会选择它（图） 3.不选择源文件（图） 4.选择芯片（我们用的是xc7a35tftg256-1）也可以用过滤器选择芯片（图）5.单击完成，我们的工程就创建完了

如果从头开始做SPI Flash固化是有一些麻烦的，要在完成综合之后，打开synthesized Design（图） （图）  然后在synthesized Design打开状态下，选择Tools->Edit Device Properties编辑器件属性（图）  我们这个FPGA有16MFlash，是Master SPIx1，大家有兴趣可以看一下X

always语句包括的所有行为语句构成了一个always语句块。该always语句块从仿真0时刻开始执行其中的行为语句；最后一条执行完成后，再开始执行其中的第一条语句，如此往复循环，直到整个仿真结束。因此，always语句块常用于对数字电路中一组反复执行的活动进行建模。比如大家熟知的时间信号发生，每半个时钟周期时钟信号翻转一次。

如何写代码减少逻辑单元的使用数量工作中遇到的问题，芯片级的资源有限制，没办法只能改进逻辑单元综合电路逻辑。一....尽量不要使用"大于""小于"这样的判断语句, 这样会明显增加使用的逻辑单元数量 .看一下报告,资源使用差别很大.     例程:always@(posedge clk)   begin    count1=count1+1;   if(count1==10

今天重新复习了D触发器。D触发器就是个真正的reg，时钟的有效沿到来时，输出值更新为输入值，其他时候输出值保持不变，与输入无关reg q;always@(posedge clk)begin  qend//clk是非常重要的概念//低端FPGA如果跑软核，一般时钟频率100MHz 1.方波越窄，就要用越高频的正弦信号叠加 2.时钟是FPGA里面最繁忙的信号

error：[Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 15 out of 15 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause

错误背景：为microblaze添加AXI4外设（IP核）出现错误错误信息：[IP_Flow 19-3478] Validation failed for parameter 'My M00_A00_ADDR_WIDTH(M00_A00_ADDR_WIDTH)' with value '16' for BD Cell '/hier_periph/microblaze_0_axi

GPIO是通用并行IO接口的简称。他将总线信号转化为IO设备要求的信号类型，实现地址译码输出数据，锁定输入数据缓冲的功能。GPIO控制器的基本结构如图1所示。 总线接口模块实现地址译码，并将特定总线信号转化为内部总线；中断逻辑模块，根据中断控制以及中断产生条件产生中断请求信号。输入/输出控制模块将内部总线信号转化为基本的输入/输出引线，并实现输出数据锁定,输入数据暂存的功能。图中只画出1位数据的原

这次错误导致我调了半天DAC也没有正常的波形，坑了做硬件的队友* 错误1：时序图有问题错误2：数据DIN计算有问题 这个公式给的明明白白，就是让你计算补码为偏移二进制，你的数学敏感还是要锻炼！ * 反思：写驱动一定要认真分析时序图，那些Interface Timing是你一定要认真分析好好关注的 附上我写的DAC8811驱动程序：`timescale 1ns / 1ps////