FPGA学习笔记（一）——Verilog语法

最新推荐文章于 2022-12-22 19:58:48 发布

buaalzm

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分类专栏：学习 2019暑假学习 FPGA 文章标签： FPGA

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本文是FPGA学习笔记的第一部分，主要介绍了Verilog语法中设计与仿真的区别，包括initial、task/function等在不同场景的使用，强调了设计中应避免的X/Z态和三态接口。同时，概述了设计时常用的reg/wire/parameter、assign、always等语法，并讲解了电路设计的三种结构：组合逻辑、同步复位和异步复位的时序电路，以及设计要点和错误示例。

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                    设计中不用的语法
 initial（设计时不用，仿真时使用）
 task/function（设计不用，仿真时很少用）
 for/while/repeat/forever（设计不用，仿真很少用）
 integer（设计不用）
 模块内部不能有X态、Z态，内部不能有三态接口
 casex/casez（设计不用，仿真也不用）
 force/wait/fork（设计不用，仿真很少用）
 #5，延时语句（设计不用，仿真时使用）
设计时使用的语法
 reg/wire/parameter
 assign（建议改名时使用）、always
 只允许使用if else和case两种条件语句
 算术运算符（+，-，*，/，%）
 赋值运算符（=，<=）（时序逻辑用<=，组合逻辑用=；其他情况不存在）
 关系运算符（>，<，>=，<=）
 逻辑运算符（&&，||，！）
 位运算符（~，|，^，&）
 移位运算符（<<，>>）
 拼接运算符（{

                