AXI_02 AXI4总线简介（协议、时序）

最新推荐文章于 2025-06-17 11:33:38 发布

比特FPGA

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分类专栏： AXI总线（轻松搞定AXI总线）文章标签： AXI总线 FPGA开发 ZYNQ VIVADO2018.2

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1 简介

自XILINX针对7系列FPGA、SOC推出VIVADO开发环境后，使得FPGA开发更加趋于使用现有IP核进行工程搭建和验证，减少代码编写的工作量，尤其是在ZYNQ的使用中体现的更为明显。

VIVADO开发环境中几乎所有的IP核都支持AXI总线，IP核接口得以标准化。FPGA工程师只需要学习好AXI总线，几乎就掌握了所有IP核接口的使用方法。这样的标准化也使得可以更快和更方便的搭建系统进行验证，这一点相对于ISE是巨大的进步；

某些偏向定制的功能，VIVADO开发环境中并没有定义好的IP核，这时可能需要FPGA工程师自研，如何将自研逻辑快速的融入到系统中，使用VIVADO的设计理念，就是对自研逻辑进行标准化，使用AXI总线作为接口，同时VIVADO也为用户提供了相应的工具。

2 AXI总线

AXI （Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。

2.1 三种AXI总线

（1）AXI4：（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输；

（2）AXI4-Lite：（For simple, low-throughput memory-mapped communication ）是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元。

（3）AXI4-Stream：（For high-speed streaming data.）面向高速流数据传输；去掉了地址项，允许无限制的数据突发传输模式。

AXI4总线和AXI4-Lite总线具有相同的组成部分：

（1）读地址通道，包含ARVALID, ARADDR, ARREADY信号；

（2）读数据通道，包含RVALID, RDATA, RREADY, RRESP信号；

（3）写地址通道，包含AWVALID，AWADDR, AWREADY信号；

（4）写数据通道，包含WVALID, WDATA，WSTRB, WREADY信号；

（5）写应答通道，包含BVALID, BRESP, BREADY信号；

（6）系统通道，包含：ACLK，ARESETN信号。

而AXI4-Stream总线的组成有：

（1）ACLK信号：总线时钟，上升沿有效；

（2）ARESETN信号：总线复位，低电平有效；

（3）TREADY信号：从机告诉主机做好传输准备；

（4）TDATA信号：数据，可选宽度32,64,128,256bit

（5）TSTRB信号：每一bit对应TDATA的一个有效字节，宽度为TDATA/8；

（6）TLAST信号：主机告诉从机该次传输为突发传输的结尾；

（7）TVALID信号：主机告诉从机数据本次传输有效；

（8）TUSER信号：用户定义信号，宽度为128bit。

2.2 三种AXI接口

（1）AXI-GP接口（4个）：是通用的AXI接口，包括两个32位主设备接口和两个32位从设备接口，用过该接口可以访问PS中的片内外设。

（2）AXI-HP接口（4个）：是高性能/带宽的标准的接口，PL模块作为主设备连接（从下图中箭头可以看出）。主要用于PL访问PS上的存储器（DDR和On-Chip RAM）

（3）AXI-ACP接口（1个）：是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。

2.3 AXI协议

协议的制定是要建立在总线构成之上的。因此说AXI4，AXI4-Lite，AXI4-Stream都是AXI4协议。AXI总线协议的两端可以分为分为主（master）、从（slave）两端，他们之间一般需要通过一个AXI Interconnect相连接，作用是提供将一个或多个AXI主设备连接到一个或多个AXI从设备的一种交换机制。

AXI Interconnect的主要作用是，当存在多个主机以及从机器时，AXI Interconnect负责将它们联系并管理起来。由于AXI支持乱序发送，乱序发送需要主机的ID信号支撑，而不同的主机发送的ID可能相同，而AXI Interconnect解决了这一问题，他会对不同主机的ID信号进行处理让ID变得唯一。