材料狗转行的博客

Verilog HDL（HDLBits） Verilog Language Basic 01-Module-模块调用传参 module top_module ( input a, input b, output out ); //调用模块mod_a进行实例化，并且传入参数，如下写法可以不用考虑位置，但是冗余 mod_a mod_a_instance1(.in1(a),.in2(b),.out(out)); endmodule ...