Testbench设计篇1——激励的产生

最新推荐文章于 2022-10-16 22:34:40 发布

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#testbench #Verilog

本文详细介绍了在Verilog中编写testbench时如何产生模拟激励信号，包括initial块、always块的使用，以及端口类型的声明。通过示例说明了如何给信号赋初值和设置仿真时间单位，同时提到了文件输入输出的相关函数。

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编写testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路进行仿真验证（前仿真），测试设计电路的功能、部分性能是否与预期的目标相符。
编写testbench进行测试的过程如下：
1）产生模拟激励（波形）；
2）将产生的激励加入到被测试模块并观察其输出响应；
3）将输出响应与期望进行比较，从而判断设计的正确性。
激励的产生
对于testbench，端口应当和被测试的module一一对应。
端口有三种类型：input,output和inout。产生激励信号的时候，input对应的端口应当申明为reg, output对应的端口申明为wire，inout端口比较特殊，下面专门讲解。
1）赋值
一般用 initial 块给信号赋初值，initial 块执行一次，always 或者 forever 表示由事件激发反复执行。举一个例子：

`timescale 1ns/1ps
module tx_1();
  reg   clk;
  reg   nrst;
  reg   din;  
  // Instantiate the Unit Under Test (UUT)
logist uut (
	.clk(clk), 
	.nrst(nrst), 
	.din(din)
	);
  initial
  begin
    clk = 1'b0;
    nrst = 1'b1;
    #10
    nrst = 1'b0;
    #