qq_29768741的博客

二进制加法器1. 基础知识A、B为输入，Ci为进位输入，S为和，Co为进位输出基础的加法器：逐位进位加法器 或 行波进位加法器(ripple carry adder) ， 进位路径为关键路径，critical path2. 加法器的反向特性3. 加法器们1. 静态加法器 —— 用互补CMOS2. 镜像加法器3. 传输门型加法器 —— S和Co有相同时间4. Manchester曼切斯特进位链加法器如果P（传播）=1，Ci直接传播到Co。动态实现更加简单，减少了Di

时钟偏差（Clock Skew）对于T：如果对于①处采样的一个输入IN，第二个时钟周期在④处采样，一定程度改善了电路对于Thold：对于①处采样的一个输入IN，第二个时钟周期在④处采样，如果3处的采样在④就输出了，那么就会得到错误的结果，④处本应该得到①处的数据对于另一种情况：对于T有负面的影响，但是对于Thold没有影响，因为④已经到来对于以上两个情况，选择 <0 的情况更好，因为当Thold为0的时候，竞争就可以被消除，选择如下布线方式：但一般是两个方向上的时钟时钟抖动（C

串扰：由相邻的信号线与电路节点之间不希望有的耦合引起的干扰，称为串扰（cross talk）串扰对电路的影响可以看作两个部分：1. 电容的可靠性——正确性 2. 性能的影响——延迟增大1. 电容的可靠性CXY是寄生电容，X处电压发生变化，导致CY有一个变化。对串扰特别敏感的电路是：位于全摆幅导线（ΔVx = VDD）附近的具有低摆幅预充电节点的电路。 例如：动态存储器，低摆幅片上总线以及某些动态逻辑。————需要电平恢复器2. 电路性能的影响Y处的负载电容与其相邻的两个导线信号变化情况有关

静态存储器和动态存储器静态：1. 只要接通电源，存储状态就会一直被保存，基于正反馈或再生原理2. 一个电路的输出连到输入3. 寄存器较长时间不被更新的时候最有用动态：1. 存储时间很短，也许只有几毫秒，通过寄生电容暂时存储2. 较高的性能和低的功耗1. 静态锁存器和寄存器1. 双稳态原理...

一、MOS不同工作区间1. Vgs=0阈值电压：2. 电阻工作区 Vgs>VT3. 饱和区4. 沟长调制效应 —— Vds的影响5. 速度饱和 —— 沟道非常短的情况载流子的速度因为散射效应（载流子之间的碰撞）趋于饱和6. 亚阈值情况当Vg < VT但Vg > 0的时候，也是有很少的电流的。出现强反型意味着有足够载流子参与导电。总结手工分析模型：二、MOS管的电阻通过计算 Vdd到Vdd/2 过程中的平均电阻三、CMOS的动态特性

1. 开关阈值对于长沟道晶体管器件：

互补CMOS的静态特性由于A、B=0，有很大的上拉作用，所以曲线如图又由于体效应：所以另外两条如图2. 互补CMOS的传播延时3.大扇出时的设计技术1. 增大晶体管尺寸可以减少电阻，但是会增加较大的寄生电容，多用作无负载的时候2.逐级加大晶体管尺寸基于该例子的公式，可以知道使R1最小，R2次之，降低起主要作用的电容3.处理关键路径4.重组逻辑结构...

5.逻辑门的功耗降低 开关活动性的设计技术和改进逻辑电路的方法1.逻辑重组F = ABCD， ABCD有相同的概率对于随机输入，链形实现比树形实现有低的活动性==2. 输入排序 ==大概率改变的输入，放到后面==3. 分时复用资源 ==分时复用单个硬件资源（如一个逻辑单元或者总线）来完成多个任务是常见的使面积最小的方法，但不一定是功耗最小，因为如果A经常是1，B总是0，那ABAB切换来切换去就消耗能量4. 通过均衡信号减少毛刺由于信号到达时间不一，产生毛刺6.有比逻辑 ——

1.电容平面电容ε和t代表介电常数和绝缘层的厚度边缘电容总计算2.电阻 注意： 由于**“趋肤效应”**，对于比较粗的导线，电阻会随着频率的增加而变大——时钟线clk线往往为了减低电阻而变粗，所以要注意这个问题3.导线模型1.集总模型（Lumped Model）...