风中少年的博客

学习《搭建你的数字积木数字系统与VerilogHDL设计入门教程》－汤勇明等之部分基础内容这一部分内容还是比较基础的，但是也是很重要的内容，这是深入学习FPGA的开始吧，我时钟相信理解到什么程度就会设计出什么程度的作品，所以基础很重要。学习内容：触发器和寄存器； 移位寄存器； 计数器； 时序逻辑设计实例； 总结与组合逻辑电路不同不同，时序逻辑的输出不仅与当前的输入有关，还与过...

【知识目标】（1） 理解亚稳态产生的物理意义（2） 理解触发器本身的建立时间和保持时间以及异步复位恢复的概念（3） 理解亚稳态恢复和同步寄存器的概念（4） 理解组合逻辑的延迟产生的原理，掌握系统时钟频率的计算（5） 理解并掌握时钟偏斜和抖动及其对时钟频率的影响（6） 理解提高系统时钟频率的两种方法（7） 了解False Path和多时钟周期的概念，知道使用False P...

以专用微处理器芯片为中心来构成完成算法所需的电路系统是一种较好的办法。利用现成的微处理器开发系统，在算法已用C语言验证的基础上，在开发系统工具帮助下把C语言程序转换为专用微处理器的汇编，然后再编译为机器代码，最后加载到样机系统存储区 即可以在开发系统工具的环境下开始相关算法的运算仿真或运算。该方法设计周期短、可用资源多；但速度、能耗、体积等性能受该微处理器芯片和外围电路的限制。 ...

目录1. 亚稳态（Metastability）的物理意义2. 什么是亚稳态3. 亚稳态产生的原因4. Setup 和Holdup时间 4.1 建立时间 4.2 保持时间5. 异步复位恢复时间6. 建立时间、保持时间违例（violation）7. 亚稳态的恢复时间​8. 寄存器的MTBF 建立与保持时间与亚稳态的概念要放在一起学习...

锁存器是电平触发的控制器件,这与边沿触发的触发器是有着本质的区别的。锁存器是一种在异步时序电路系统中，对输入信号电平敏感的单元，用来存储信息。一个锁存器可以存储1bit的信息，通常，锁存器会多个一起出现，如4位锁存器，8位锁存器。锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器...

虽然每个数字电路系统可能包含有组合电路，但是在实际应用中绝大多数的系统还包括存储元件，我们将这样的系统描述为时序电路。 时序电路是由最基本的逻辑门电路加上反馈逻辑回路（输出到输入）或器件组合而成的电路，与组合电路最本质的区别在于时序电路具有记忆功能。1. 简介 时序逻辑电路是数字逻辑电路的重要组成部分,时序逻辑电路又称时序电路,主...

目录1.资源优化1.1资源共享1.2 逻辑优化1.3 串行化2. 速度优化2.1 流水线设计2.2 寄存器配平 (Register Balancing)2.3 关键路径法2.4乒乓操作法2.5 加法树法系统设计优化主要有两方面： 资源优化 速度优化 无论是在ASIC还是FPGA中，硬件设计资源即面积(Area)是一个重要的技术指标...

线性分组码中有一种重要的码称为循环码（Cyclic code），这种码编码和解码都不太复杂，而且检（纠）错能力较强。循环码除了具有线性分组码的一般性质外，还具有循环性。循环性是指任一码组循环一位以后（即将最右端的一个码元移至左端，或反之）以后，仍然为该码中的一个码组什么是CRC校验？CRC即循环冗余校验码：是数据通信领域中最常用的一种查错校验码; 其特征是信息字段和校验字段的长度可以...

如何提高电路工作频率对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。我们先来分析下是什么影响了电路的工作频率。我们电路的工作频率主要与 寄存器到寄存器之间的信号传播时...