Effective-Java-ch-1考虑使用静态工厂方法代替构造器

本文探讨了静态工厂方法在Java编程中的应用。相对于构造器,静态工厂方法提供了命名灵活性,能够避免每次调用时创建新对象,还能返回类的任何子类型对象,简化参数化类型实例的创建。然而,它也限制了类的子类化,因为无公共或受保护的构造器可用。

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相关概念

静态工厂方法:就是返回当前类的实例的静态方法。
特点: 1.public static 修饰;2.返回值为当前类的对象。

举例:

//String类中的静态工厂方法:
public static String valueOf(boolean value) {
        return value ? "true" : "false";
 }

//Boolean类中的静态工厂方法:
public static Boolean valueOf(boolean b) {
        return b ? Boolean.TRUE : Boolean.FALSE;
 }

静态工厂方法较与构造器的优势

1.静态工厂方法有名称,构造器没有

2.静态工厂方法不必在每次调用方法的时候,创建新对象

3.静态工厂方法可以返回原返回类型的任何子类型的对象

/**
 * 服务 接口
 */
public interface Service {

}
/**
 * 提供服务 接口
 */
public interface Provider {
    Service newService();
}


public class Services {
    /**
     * 构造器 私有
     */
    private Services() {
    }


    private static final Map<String, Provider> providers = new HashMap<>();


    public static final String DEFAULT_PROVIDER_NAME = "<def>";


    public static void registerDefaultProvider(Provider provider) {
        registerProvider(DEFAULT_PROVIDER_NAME, provider);
    }


    public static void registerProvider(String name, Provider provider) {
        providers.put(name, provider);
    }


    public static Service newInstance() {
        return newInstance(DEFAULT_PROVIDER_NAME);
    }

    public static Service newInstance(String name) {
        Provider provider = providers.get(name);

        if (provider == null) throw new IllegalArgumentException("No provider registered with name:" + name);

        return provider.newService();
    }
}

4.静态工厂方法在创建参数化类型实例的时候,代码更加简洁


静态工厂方法的缺点

1. 类如果不含有公有的(public)或者受保护的(protected)构造器,就不能被子类实例化

在电子设计自动化(EDA)领域,Verilog HDL 是一种重要的硬件描述语言,广泛应用于数字系统的设计,尤其是在嵌入式系统、FPGA 设计以及数字电路教学中。本文将探讨如何利用 Verilog HDL 实现一个 116 点阵字符显示功能。116 点阵显示器由 16 行和 16 列的像素组成,共需 256 个二进制位来控制每个像素的亮灭,常用于简单字符或图形显示。 要实现这一功能,首先需要掌握基本的逻辑门(如与门、或门、非门、与非门、或非门等)和组合逻辑电路,以及寄存器和计数器等时序逻辑电路。设计的核心是构建一个模块,该模块接收字符输入(如 ASCII 码),将其转换为 116 的二进制位流,进而驱动点阵的 LED 灯。具体而言,该模块包含以下部分:一是输入接口,通常为 8 位的 ASCII 码输入,用于指定要显示的字符;二是内部存储,用于存储字符对应的 116 点阵数据,可采用寄存器或分布式 RAM 实现;三是行列驱动逻辑,将点阵数据转换为驱动 LED 矩阵的信号,包含 16 个行输出线和 16 个列使能信号,按特定顺序选通点亮对应 LED;四是时序控制,通过计数器逐行扫描,按顺序控制每行点亮;五是复用逻辑(可选),若点阵支持多颜色或亮度等级,则需额外逻辑控制像素状态。 设计过程中,需用 Verilog 代码描述上述逻辑,并借助仿真工具验证功能,确保能正确将输入字符转换为点阵显示。之后将设计综合到目标 FPGA 架构,通过配置 FPGA 实现硬件功能。实际项目中,“led_lattice”文件可能包含 Verilog 源代码、测试平台文件、配置文件及仿真结果。其中,测试平台用于模拟输入、检查输出,验证设计正确性。掌握 Verilog HDL 实现 116 点阵字符显示,涉及硬件描述语言基础、数字逻辑设计、字符编码和 FPGA 编程等多方面知识,是学习
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