跨时钟域设计
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对数字电路设计中的跨时钟域现象进行学习
沧海一升
这个作者很懒，什么都没留下…
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异步FIFO设计（Verilog）
FIFO（First In First Out）是异步数据传输时经常使用的存储器。该存储器的特点是数据先进先出（后进后出）。其实，多位宽数据的异步传输问题，无论是从快时钟到慢时钟域，还是从慢时钟到快时钟域，都可以使用 FIFO 处理。原创 2021-06-28 16:52:55 · 8874 阅读 · 2 评论 -
跨时钟域电路设计——多bit信号&FIFO
多个bit信号的跨时钟域仅仅通过简单的同步器同步时不安全的。原创 2020-04-16 19:43:15 · 5305 阅读 · 1 评论 -
跨时钟域电路设计——结绳法
信号从快时钟域到慢时钟域过渡时，慢时钟可能无法对快时钟变化太快的信号进行采样。之前的同步器法对两个时钟间的关系有要求，结绳法适用于任何时钟域之间的过渡。结绳法的原理是将快时钟信号的脉冲周期延长，等到慢时钟周期采样后再“解绳”，还原为原来的脉冲周期宽度。一、数据驱动结绳利用数据的边沿做时钟，可将脉冲延长，直到采集到数据，然后复位。这里需要注意的是，clkB域需要等待三个c...原创 2020-04-15 22:58:34 · 3288 阅读 · 0 评论 -
跨时钟域电路设计——单bit信号
前面提到了简单的双电平锁存器，下面是一些单bit同步电路。一、慢时钟域向快时钟域边沿检测同步器将慢时钟域的脉冲搬移并缩小为快时钟域的脉冲。既可以检测上升沿，也可以检测下降沿。如上图，慢时钟下一个有效脉冲的最短周期为慢时钟的一个周期，站在快时钟的角度下，这个慢时钟域的信号会在快时钟域下持续很多个周期。实际上，这个脉冲在慢时钟域只发生了一次，所以如果用快时钟去检查有效脉冲的...原创 2020-04-12 18:40:54 · 2496 阅读 · 0 评论 -
跨时钟域电路设计——亚稳态及双锁存器
同步异步区分，跨时钟域方案概述原创 2020-04-12 11:02:55 · 1690 阅读 · 0 评论