ltqdxl的博客

一颗DDR4芯片的内部功能框图如下：其引脚按照功能可以分为7类：前3类为电源、地、配置信号。后4类为：控制信号、时钟信号、地址信号、数据信号。电源、地、配置信号的功能很简单，此处不赘述。控制信号主要是用来完成DDR4与DDR4 Controller之间的状态切换。如上DDR4芯片有20根地址线（17根Address、2根BA、1根BG），16根数据线。在搞清楚这些信号线的作用以及地址信号为何还有复用功能之前，我们先抛出1个问题。假如我们用20根地址线，16根数据线，设计一款DDR，我们能设计出的DDR寻址容

DDR系列有DDR，DDR2、DDR3、DDR4、DDR2L、DDR3L、DDR4L、以及最新出现的DDR5。虽然技术在不断进步，但是每一代之间又有很多相似之处。我们观察下DDR主流系列产品的特色，就不难发现规律。很明显，电压越来越低了，频率越来越高了，数据总线由单端发展为差分了。我们发现这与总线的发展史有异曲同工之妙。科技的根源仍旧是人类最普通的智慧，不信？那我们来举个不恰当的李子，栗子，例子。假如河的这边有很多李子，河的对面有很多栗子，如果只用人力，尽可能快的把河对面的栗子和这边的李子来回搬运，你有

作为硬件工程师，我们通常收到需求是：该产品内存配置为DDR4，容量16Gb（2GB=16Gb）。而我们通常需要把这个“简陋”的需求，转化为具体的电路，该如何去实现呢？其实，很简单。DDR4的硬件设计过程可以总结为：为某个平台搭配一颗DDR内存颗粒，并保证平台与DDR内存颗粒均能正常工作。所以可以分为2部分，如何为平台选型1颗DDR内存颗粒？如何保证DDR相关电路能正常工作？目前很多芯片都会把CPU与外围控制电路（例如：FLASH控制电路，DDR控制电路，USB控制电路）集成到1颗芯片中，像高通MDM890

引言：本文我们介绍Xilinx 7系列FPGA DDR3硬件设计规则及约束，包括Bank选择、管脚位置约束、管脚分配、端接、I/O标准和走线长度。存储器类型、存储器数量和数据宽度受限于所选FPGA器件家族、FPGA速度等级和设计频率，频率范围取决于器件电气特性。MIG工具根据物理层规则为内存接口生成管脚分配。Xilinx7系列FPGA是为非常高性能的内存接口而设计的，使用DDR3 SDRAM物理层必须遵循某些规则。Xilinx7系列FPGA为每个DQS字节组提供专用逻辑。每个50管脚bank中有四个DQ字节

zynq7020仅PS带有DDR端口，兼容DDR2到DDR3协议，PCB设计主要参考ug933手册。本文主要讨论其走线阻抗与端接电阻问题。DDR3和DDR3L都同时支持1.5V和1.35V的I/O电压。·············如果完全按照官方参考来，应该没什么问题，但是实际走线阻抗多用50R，时钟差分也多用100R，一是更通用，二是阻抗更大在叠层设计时走线可以控制得更细、更合理，如一般板厂6层PCB的叠层结构下top计算50欧线宽大概5-6mil，如果40欧则外层来到8-9mil，内层线宽将更大，会让本

DDR总线总电源的类型有好几种，但是很多时候在设计时都合并了。1、电源DDR的分类A、主电源VDD和VDDQ主电源的要求是VDDQ=VDD，VDDQ是给IO buffer供电的电源，VDD是给内核供电。但是一般的使用中都是把VDDQ和VDD合成一个电源使用。有的芯片还有专门的VDDL，是给DLL供电的，也和VDD使用同一电源即可。电源设计时，需要考虑电压、电流是否满足要求。电源的上电顺序和电源的上电时间，单调性等。电源电压的要求一般在±5%以内。电流需要根据使用的不同芯片，及芯片个数等进行计算。由于DD

对于电源电压，DDR SDRAM系统要求三个电源，分别为VDDQ、VTT和VREF。主电源的要求是VDDQ=VDD，VDDQ是给IO buffer供电的电源，VDD是给内核供电。但是一般的使用中都是把VDDQ和VDD合成一个电源使用。有的芯片还有专门的VDDL，是给DLL供电的，也和VDD使用同一电源即可。电源设计时，需要考虑电压、电流是否满足要求。电源的上电顺序和电源的上电时间，单调性等。电源电压的要求一般在±5%以内。电流需要根据使用的不同芯片，及芯片个数等进行计算。由于DDR的电流一般都比较大，所以P

Write Leveling是从DDR3开始引入的概念，为了解决DQS和CLK的edge alignment的问题。  因为从DDR3开始采用了新的拓扑结构：fly-by。即多个DRAM放置在PCB上时(或多个die)，地址线，控制线，时钟线采用fly-by方式进行布线，DQ,DQS和DMI还是采用点对点的布线方式。采用了fly-by的结构，CLK到达菊花链的各个die的时间是不一样的。具体而言，到达菊花链起始端会早些，到达末端会晚些，对于分布在链上的各个DRAM chip来说，不仅存在time skew

LPDDR4的ZQ pin, 用来外接一240Ω±1%上拉电阻。LPDDR4将其作为参考电阻，用来校准DRAM内部的240Ω电阻。因为芯片内部的240欧电阻是由CMOS构成，由于CMOS的天然特性，造成该电阻会随着PTV(制程，温度和电压)变化，因此必须对其进行校准。在JESD209-4B LPDDR4标准中，提到ZQ校准有四个作用输出上拉校准，即校准输出电压VOH PU-Cal (Pull-up Calibration VOH Point)输入下拉驱动强度及接收终止电阻的校准 PDDS (Pull

1 什么是DDRDDR是Double Data Rate的缩写，即“双比特翻转”。DDR是一种技术，中国大陆工程师习惯用DDR称呼用了DDR技术的SDRAM，而在中国台湾以及欧美，工程师习惯用DRAM来称呼。DDR的核心要义是在一个时钟周期内，上升沿和下降沿都做一次数据采样，这样400MHz的主频可以实现800Mbps的数据传输速率。RAM，ROM，SRAM，DRAM，SDRAM具体是什么以及区别是什么，详见我的另一篇文章《RAM，ROM，SRAM，DRAM，SDRAM的区别》2 每一代DDR的基本

https://blog.youkuaiyun.com/chenzhen1080/article/details/82951214问题1 ddr3侧 的参考电阻和 FPGA侧 的参考电阻是不是同一个功能，同一个阻值？DDR3 器件上 要标配 240Ω 参考电阻通过配置MR1[5,1]寄存器产生 1/N x 240 阻值的 Ron 电阻，作为 DDR的内部串行电阻通过配置MR1[9,6,2]寄存器产生 1/N x 240 阻值的Rtt,nom电阻，作为 ODT功能 的上下拉匹配电阻，在读数据时匹配

1、Addr、Cmd、Ctrl和CkCtrl信号和Addr信号和Cmd信号参考CK信号上升沿输入到DDR2、DQ和DQS读数据时DQ随着DQS并参考DQS信号沿输出，写数据时DQ随着DQS并参考DQS的信号沿输入，读写数据时DQS都是双沿有效3、DQS和CK读数据时，输出的DQS由送入DDR的差分时钟CK/CK#使用DDR存储器中的一个DLL生成DQS，并使之与输出数据对齐。4、差分DQS和差分CK虽然DDR存储器不用差分输入时钟来发送或接收数据，但是使用DQS信号与输入时钟的频率有关。.

全文分析见连接：Flyby拓扑的Stub对信号影响的实例分析

DDR3 系列之 ODT，就是这么任性！话说有三个人将被依次执行死刑，分别是牧师、律师、工程师。牧师第一个被推向绞刑架。侩子手拉动控制杆以抽出活板，但它失灵了。牧师宣称这是上帝的旨意，要求得到释放，于是他获得了自由。接着，律师走向了绞刑架。侩子手再一次拉动了控制杆，但它仍然失灵，律师同样要求获得释放，因为他不能因为同一罪状被判两次死刑，于是他也获得了自由。最后，轮到工程师了。他上去对脚手架仔细检查了一遍，在侩子手还没动手之前，他抬起头大声说，“啊哈，是这里出了故障！”看到这里，大家应该知道结