qq_17018135的博客

顶层文件VHDL:Testbench:连线图

设计要求：竞赛计时分两个阶段：每方50秒的规定用时和每方每步8秒的读秒。1．可分别显示甲乙双方规定用时阶段的已用时间和读秒阶段(8秒)的倒计时；2．设置两路输入模拟双方落子，在规定用时阶段，一路信号有效时会暂停本方计时并继续对方计时，而在读秒倒计时阶段，它用来暂停本方倒计时，并启动对方8秒倒计时；3. 若其中一方倒计时到零，则用一路输出表示该方超时负，比赛结束VHDL：Testbench：VHDL：......

同步：必须要等待时钟信号的有效沿（上升或下降）时，再判断复位（清零）信号是否有效，两个必须保持同步才能保证复位（清零）。异步：不管时钟信号状态如何，只要复位（清零）信号为有效，立即复位（清零）。...