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如题。

关于DWC OTG2.0中PFC的理解

0x49占据两个CLK周期，说明第一个周期时，PHY没有成功接收0x49，而在第二个CLK时，NXT拉高，说明PHY成功接收了0x49。在传输数据时，当DIR拉低，且NXT拉高，说明CPU向PHY传输数据，且拉高NXT表明当前数据被PHY接收，相当于一个握手反馈信号。握手阶段：此时DIR拉低，发送0x42时又占据了两个CLK周期（高4bit的0x4代表发送，低4bit的2代表PID，这是芯片中规定的），直到NXT拉高后，0x42下一拍才变为0。在传输数据时，DIR拉低说明CPU在控制总线，PHY被动接受。