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实体（Entity）一个实体用来描述设计和外部世界的接口。An entity defines the interface between a design and the outside world.语法（Syntax）entity 实例名 is [ generic ( 类属表); ] [ port ( 端口表); ] [ 实例声明][ begin 并行语句]e

Verilog语句简析Always语句语法：always [敏感列表] 语句always语句用来重复执行语句。用敏感列表来控制语句何时开始执行。如果always后面有多于一条语句，则必须使用begin-end或fork-join。例程：always #10 Clk = !Clk;always @(posedge Clk or negedge

Verilog函数及任务（Tasks and Functions）函数（Function）函数由一组语句组成，并返回一个值给调用他的语句。 语法：function [ automatic ] [ size_or_type ] function_name; input_declaration [ local_declaration ] statementendfunction inp

Verilog系统任务和函数（Tasks and Functions）常用系统任务和函数列表如下： - Display tasks - File I/O tasks - Timescale tasks - Simulation control tasks - Timing check tasks - Simulation time functions - Real

Verilog编译指令（Compiler directives）Compiler directives are instructions to the Verilog compiler.Syntax:`celldefine module_declaration`endcelldefine`default_nettype net_data_type`define macro_n

保留字说明always语句重复执行and逻辑与实例assign过程化持续赋值automatic递归调用修饰词begin顺序执行语句组开始buf缓冲器bufif0低电平是能缓冲器bufif1高电平是能缓冲器case分支语句casex分支语

VHDL并行语句（Concurrent Statements）并行语句和其他并行语句同步执行。以为为并行语句： Concurrent statements are concurrent with respect to all other such statements. The following are concurrent statements:进程 Process 块 Block 实例

VHDL表达式（Expressions）VHDL表达式和其他编程语言类似。一个表达式就是一个包含操作数和操作符的公式。 VHDL expressions are much like expressions in other programming languages. An expression is a formula combining primaries with operators.特殊运

VHDL子程序（Subprograms）VHDL语言提供了两个子程序工具：函数（functions）和过程（procedures）。 The VHDL language provides two subprogram facilities: functions and procedures.函数（Function）函数由一组顺序语句组成，并有一个返回值。 A function is a subp

VHDL库和包（Libraries and Packages）设计库用来收集设计单元组成一个具有唯一名的域，可以被设计中多个源文件引用。设计单元是VHDL的主要组成部分。主设计单元是实体，包和配置。次设计单元是结构体和包主体。次设计单元依赖于和它相关联主设计单元的接口说明。 Design libraries are used to collect design units into uniquel

VHDL操作符按照算数优先级排序：混合运算符 （miscellaneous operators）： 乘方 ** 取绝对值 abs 非 not求积运算符（multiplying operators）： 乘 * 除 / 取模 mod 取余 rem符号运算符（sign operators）： 正 + 负 -加法运算符（adding operators）： 加 + 减

VHDL保留字（Reserved Words）abs取绝对值case分支语句generate生成map映射package包select选择unaffected无影响access访问类型component元件gene

Verilog基本模型（Basic Modelling）Verilog的基本组成单元为模组（Module）。语法（Syntax）模组关键字 模组名 [ ( 端口列表 ) ]; 模组组成项;endmodule 模组关键字 = module | macromodulemodule_word module_name [ ( port_list ) ]; module_ite

Verilog语句规范（Lexical Conventions）标识符（Identifier）标识符必须以字母或下划线开始，由字符，数字，下划线和点组成。其中‘\’为转义符。标识符区分大小写。例程adderMODULE // not the same as the keyword module\$reset* // esc

Verilog运算符（Operators）运算符有三种形式：运算符+操作数符号运算符（+ -）逻辑非（!）按位取反（~）约简（& ~& | ~| ^ ~^ ^~）操作数+运算符+操作数算术运算（+ - * / **）取模（%）比较（> >= 逻辑运算（&& ||）逻辑等（== !=）条件等（=== !===）按位（& ~& | ~| ^ ~^ ^~）移位（> >

VHDL顺序语句（Sequential Statements）顺序语句的执行顺序是自顶至下顺序执行。顺序语句有： Sequential statements execute one after the other from top to bottom. The following are sequential statements:Case IfFor loop Loop While l

基本结构（Basic Modelling）一个基本的VHDL设计包含至少一个实体/结构体对。在大型的设计程序中，我们通常编写许多个实体/结构体对，并把他们组合起来，来实现一个完成的电路。Every VHDL design description consists of at least one entity/architecture pair. In a large design, you

结构体（Architecture）一个结构体用来定义内部的组织或操作。例如描述其相关联实体的行为、数据流或者结构。An architecture defines the internal organization or operation, i.e. describes the behaviour, data flow, or structure, of an associated ent

配置声明（Configuration Declaration）配置是一种如何将多层级的设计联结到一起的概念。A configuration is a construct that defines how the design hierarchy is linked together.语法（Syntax）configuration configuration_name of en

元件（Component）元件声明了一个设计实体的虚拟接口，以供元件例化语句使用。A component declaration declares a virtual design entity interface that may be used in the component instantiation statement.语法（Syntax）compon

类属（Generic）块和其环境进行通信的一个静态信息通道。A channel for static information to be communicated to a block from its environment.语法（Syntax）generic ( generic_name, ... : data_type [ := express

端口（Port）模块和所属环境之间动态通信的通道。A channel for dynamic communication between a block and its environment.语法（Syntax）port ( 端口名, ... : [ 模式 ] 数据类型 [ := 设定值 ] );模式 = in | out | inout | buffer | l

类属映射（Generic Map）类属映射将值与模块中的正式类属进行连接。 A generic map associates values with the formal generics for a block语法（Syntax）generic map ( [ 类属名 => ] 设定值, ... )generic map ( [ generic_name => ] expression, ...

端口映射（port map）端口映射用来定义实例间的内部连接。 A port map is used to define the interconnection between instances.语法（Syntax）port map ( [ 端口名 => ] 设定值, ... )port map ( [ port_name => ] expression, ... )说明（Description

标识符（Identifiers）标识符为保留字和用户定义的参数名。别名是已存在项的别名。组是项的集合。 Identifiers are used as reserved words and as names defined by the designer. An alias is an alternative name for an existing named item. Group is a

别名（Alias）别名的功能是代码中已命名项的替换名。 An alternate name for an existing named item in the code.语法（Syntax）alias 别名 [ : 数据类型 ] is name [识别标志];识别标志= [类型名, ... ] return 类型名alias alias_name [ : data_type ] is name

组（Group）组是已命名项目的集合。 A group is a named collection of items.语法（Syntax）group 组模板名 is( 类, ... ); -- 组模板声明类 = entity | architecture | label | signal | function | group | type | {etc.} [ < >

数据对象（Data Objects）数据对象是一个命名项，可以用来表达或存储数据。每个数据对象都有其数据类型和一组唯一的可能值。他们的值取决于该对象定义的数据类型。 An data object is a named item that can be used to represent and store data. Each data object has a specific data typ

Data TypesA data type appears in a declaration to identify the type used at that point. There are four classes of types in VHDL:Scalar types: represent a single numeric value, or in the case of enume

Verilog数据类型（Data Types）Verilog有两组主要的数据类型：网络数据类型(Net Data Type)和寄存器数据类型(Register Data Type)。其他的数据类型有：事件(Event)、参数(Parameter)和范围(Specparam)以及其他数据类型。网络数据类型（Net Data Type）网络数据用来将元件连接起来。