Verilog/FPGA 小小总结

本文主要解析了在Verilog编程中常见的错误,包括非法的连续赋值、信号连接多个驱动源等问题,并给出了相应的解决建议。此外,还提到了ISE与ModelSim的使用技巧,如路径设置、信号与时钟同步的方法等。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

1、ERROR:HDLCompilers:246 - "*.v" line * Reference to vector reg '*' is not a legal net lvalue
     ERROR:HDLCompilers:53 - "*.v" line * Illegal left hand side of continuous assign

     错误原因:assign reg型变量

 

2、this signal is connected to multiple drivers

     错误原因: wire型变量赋初值

 

3、ISE 路径中不要含有中文及空格,否则打不开。ISE使用相对路径,modelsim使用绝对路径。

 

4、输入型信号在处理前最好先与时钟同步一下,否则出错都不好查。建立保持时间不满足,竞争啊冒险啊什么的,不懂。

 

5、modelsim仿真时,头文件要放在工程的根目录,否则modelsim会报错。

 

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值