verilog入门知识【2】

本文介绍了一种多输入逻辑门的设计实现方法,并通过Verilog HDL进行描述。该逻辑门接受两个输入信号a和b,产生六个不同的输出信号,涵盖了与、或、异或等基本逻辑运算及其反操作。此外,还展示了如何通过仿真验证该模块的功能正确性。

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多输入逻辑门:

module Doors(
input wire a,
input wire b,
output wire [5:0] z
    );
    assign z[5]=a&b;
    assign z[4]=~(a&b);
    assign z[3]=a|b;
    assign z[2]=~(a|b);
    assign z[1]=a^b;
    assign z[0]=a~^b;
endmodule




仿真:

module sim();
reg a;
reg b;
wire [5:0]z;
Doors u1(a,b,z);
initial begin
a=0;
b=0;
end
always begin
#10 a=~a;
#40 b=~b;
end
endmodule


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