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对于fpga器件，由于它是基于SRAM结构的编程方式，掉电后编程信息立即丢失，每次加电时，配置数据都必须重新下载。配置的方式有多钟，1.可以通过JTAG口配置（一般用在调试过程中）2.可以通过专用的PROM来配置3.通过CPU或CPLD进行配置后两种可以用在最终的产品中在我的资源中有一个fpga配置方式和配置器件介绍

1.信号library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity xor_sig is     Port ( A : in  STD_LOGIC;            B : in  STD_LOG

一、使用ise1.创建一个新工程选择芯片、综合工具、仿真工具和代码语言完成后在Sources窗口中显示工程文件夹以及工程所用芯片。2.添加实体端口自动生成文件结构框架加入逻辑语句选中顶层文件，Processes窗口中给出能操作的项目双击XST进行综合操作备注：Implementation设计中常用的四个操作：综合、实现、生

1.通过LPM定制ipcore Rom，使能In-System Memory Content Editor2.实例化romstart_button_rom start_button_rom (.address(0),.clock(CPU_LCLK),.q    (rom_out));3.通过读rom产生写ram的脉冲always@(posedge CPU_LCLK)

In-System Memory Content Editor          QuartusII提供工具实时修改存储器中的存储值，这就是In-System Memory Content Editor。          首先分析该工具的好处和限制，使用该工具显然方便了FPGA的调试，可以实时更改RAM或者Rom中的数值，特别是在配置调整FIR的系数时候非常实用。使用该工具的

第一、quartus使用1.查看管脚分配打开Assignments->Pins，就会弹出一个Pin Planner的窗口2.fpga下载Tools->Programmer,出来一个Chain1.cdf文件然后对下载进行配置点击Hardware Setup，选择硬件类型。以及配置下载模式点击下载，完成下载第二、signalTap问题1.signalTap读信号只能

昨天通过和高手联调程序发现了好多问题1.大小端问题LD[31..0]对应fpga的bit31-bit0位，所以需要调整过来2.地址线问题LA[5..20]对应fpga地址线的bit0-bit16，这种接发是错误的。因此，应该调整fpga地址线的bit0对应LA[31]。这样volatile unsigned int* pAddr32 = fpga_virt_base + F

quartus II Internal Error:http://www.altera.com/literature/rn/rn_qts_90sp1.pdf

这不是一个新话题了，写这个也是当作自己的一个小小的笔记吧！觉得挺有用的。      一般在做前仿真（即功能仿真）时，不会考虑信号被优化的问题。最近做一个关于运算的小程序，前仿真的数据没有问题，但是实际出来的数据总是有错误，所以不得不要进行后仿真。而后仿真一个很大的问题就是设计中很多信号在综合的过程中都优化掉了，所以需要添加相应的综合属性，让软件在综合的工程中，保留这些信号。另外，在利用Si

问题描述：在一次调试中发现这样的问题，用signaltapⅡ观察4个信号，结果正确，若再加一路观察信号，则时序中有错误。好像是signaltapⅡ对原来的逻辑造成了影响，又或者是signaltapⅡ采样出来并传上电脑来的数据出错。在网上搜索了一下，这方面的资料。    另外，通过对这方面内容的了解之后，接触到这样一个词汇：增量编译（incremental compilation）如果能好好

目前国内使用的主流FPGA和CPLD芯片，主要是Altera和Xilinx两家。要辨别他们，读出芯片上标称的型号即可，如果对器件熟悉的话，一看型号的前缀就能辨别以Altera公司的片子为例：ALTERA公司的产品一般以EP开头，代表可重复编程。1. 如果型号以EPM********开头，即MAX系列（其中MAX代表阵列矩阵），就是CPLD2. ALTERA公司的FP

一、FPGA与CPLD的基本概念 1.CPLD CPLD主要是由可编程逻辑宏单元（LMC，Logic Macro Cell）围绕中心的可编程互连矩阵单元组成，其中LMC逻辑结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于 CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全

最近拿到一本关于可编程数字逻辑方面(Verilog)的书。看了一部分，感觉写的一般。书的前半部分是关于FPGA一些原理性知识和开发流程的简介，这部分我觉得写得还不错。后面写Verilog部分基础语法，基本就是北航夏宇闻出的那本Verilog教程中Verilog基础语法的拷贝。语法介绍后面那章是3个简单模块设计实例。总体来说，我觉得这本书并没有什么让我觉得不同的地方。　　我觉得很多书写的都不