qijitao的专栏

VHDL中信号与变量的区别及赋值的讨论（强烈建议大家仔细阅读全文）    相信大家在看许多介绍VHDL语言的参考书的时候都会对其中的一些关于讲解信号与变量的例子产生过疑问，也许自己也确实仿真过，但是结果可能与自己分析的不一致，赋值结果可能会迟一个时钟周期，或者早到一个时钟周期，此时有些人估计就会稀里糊涂的认为就是那样的了，却并不知道自己分析的错在哪儿，这里本人就用多个例子来介绍二者的区

这篇文章不需要在modelsim中建库、映射、建工程等一些繁琐的步骤，直接使用modelsim中的默认work库。使用quartus+modelsim联合仿真。首先推荐一篇文章 http://www.cnblogs.com/emouse/archive/2012/07/08/2581223.html首先，根据上一篇文章，建立一个testbench模板； 第一次用mo

1、在wave界面，将仿真波形保存为 .do文件（信号文件）。2、切换左边任务栏至“sim”,，点击保存，给将要保存的 .wlf文件（波形文件）命名。3、保存，OK，关闭modelsim.4、重启modelsim，open 之前保存的 .wlf文件，然后 load 对应的 .do文件。

最近在做Zynq的项目，曾经尝试使用ISE+PlanAhead+XPS+SDK组合和Vivado+SDK来搭建工程，使用中发现前者及其不方便后者有诸多不稳定。近期得闻Xilinx退出Vivado2013.4，就迫不及待的想试用一把，看之前的bug是否有修复，稳定性有没有变好，就从和ModelSim的联合仿真做起吧。       其实Vivado IDE本身具有强大的仿真工具vivado sim

vivado软件中也自带仿真工具，但用了几天之后感觉仿真速度有点慢，至少比modelsim慢挺多的。而modelsim是我比较熟悉的一款仿真软件，固然选它作为设计功能的验证。为了将vivado和modelsim关联，需要进行一些设置，下面一一介绍。一、在vivado中设置modelsim（即第三方仿真工具）的安装路径。在vivado菜单中选择“Tools”——>“Options...”，选

http://study.chinaaet.com/chapter/6200000625

SD卡读写问题选项修改时间 ‎04-09-2015 09:56 AM我使用KC705，kintex-7，ISE14.2，想实现SD卡读写。据说SDK的libxil FFS中的函数可以实现SD卡读写，但是我的SDK里面没有这个库，只有xilfatfs，xilfatfs和libxil

发表于 2014/9/4 17:14:36 阅读（2838） 评论（2）    Vivado相比与ISE的一个进步就在于整个软件是一个整体，而不像ISE，分为多个独立的软件进行协同工作。能体现这一点的一个地方，就是Vivado的checkpoint，简称dcp。     在project流程中，Vivado会自动保存dcp，同时对于大多数IP Core，Viva

如何一步一步快速掌握一款新的FPGA？（三）之流水线设计0推荐木易  发表于2013-01-29 10:38:08 691 0二十三、FPGA 设计的的第三种常用思想是流水线操作设计思路，不过这里的流水线是指一种处理流程和顺序操作的设计思想，并非FPGA、ASIC 设计中优化时序所用的“Pipelining”。流水线处理是高速设计中的一个常用设计手段。二十四

由 zme 于 星期四, 02/20/2014 - 15:03 发表     http://xilinx.eetrend.com/blog/6631时序分析时FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。1. 时钟相关时钟的时序特性主要分为抖动（Jitter）、偏移（Skew）、占空比失真（Du

1、问：xilinx 下载错误，请高手指点，谢谢 ERROR:iMPACT:583 - '1': The idcode read from the device does not match the idcode in the bsdl File. INFO:iMPACT:629-'1': Device IDCODE : 00000001000000000000000000000011 I

综合是将我们的设计转化为FPGA可以读懂的配置文件的第一个步骤。本文努力从0基础开始向大家说明综合的基本知识和高级技巧。话说所有的功能都有它应用的环境。在了解某个按钮选项有某个功能的时候，我们更应该了解应该在什么时候什么情况使用它。所以我以这种问答的形式，向大家展示综合过程中可能遇到的方方面面的问题以及解决的方法。-----------基础知识--------------

转自：21IC 赛灵思 FPGA世界  作者：金猴声明：本教程为Goldsunmonkey为庆祝Xilinx论坛成立一周年来与大家分享一些东西的系列。为Xilinx和Xilinx论坛发展贡献自己的一点力量。可以供大家（除商业意图以外）随意下载使用交流。如果使用为了商业意图，请联系作者。这个问题很简单，写完后不希望大家责怪我说这个也太简单了，我也是偶尔发现，解决了我对如何

首先要了解的是异步FIFO使用格雷码的唯一目的就是“即使在亚稳态进行读写指针抽样也能进行正确的空满状态判断”。那么典型的判断方法是怎样进行的呢？以满状态判断为例，先要对读指针（属于读时钟域）在写时钟域进行抽样，然后才能与写指针进行比较，如果写指针赶上了读指针，说明已经写满，写操作必须暂停。接下来说说为什么2进制指针不适合做空满判断。事实上2进制读指针在增减时，经常发

本篇文章为转载，写的不错，最近在学modelsim仿真，网上的教程很乱，把自己认为不错的整理贴出来，后面有机会会写个详细点的。Quartus 中调用modelsim的流程1. 设定仿真工具 assignmentèsettingèEDA tool settingèsimulation 选择你需要的工具。 2. 自动产生测试激励文件模板： processingèstartèSt