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它是一种利用前后码元相关性，而在很大程度上避免误码扩散的编码技术。此顺序的基本原理是，在具有一个或两个retimer的Link中，不同的Link段可能具有开启或关闭预编码。让我们考虑一个示例系统，在根端口和端点之间有一个计时器说明这一点。在上游方向上，端点在它的发送通道上有预编码Retimer Receiver需要它，但是从根端口到根端口的Retimer Link段已经预编码关闭在其接收端不需要预编码。

DC平衡仅用于128b/130b编码，且只跟踪ts1和ts2的平衡。DC平衡 = 已发送的1的数量 - 已发送的0的数量。每个lane必须独立跟踪，并且收发方向至少要跟踪511位的差。计数器在计数满511时，应饱和而非反转。例如，检测到513bit的差异时，跟踪到511时饱和，如果未来将其减少2，那么计数器变为509。DC平衡置0条件。

加扰在mac中完成，是可选关闭的，8b10b编码一般在phy中完成。加扰的作用是将序列伪随机化，将数据变化周期变成，让能量分散在更广的频谱上。，如果mac发送这串数据，经过8b10b编码后，它将以间隔10b的方式重复发送，能量将会聚集在某个频点附近，从而造成严重的EMI噪声。我们需要在编码前将数据与一串伪随机的数据做异或，pcie gen12中加扰就是与一串216bit的数据进行异或，那么每8b重复一次的数据就会变成每216bit重复一次，能量就分散开了。PCIe加扰使用了1个LFSR实现。

参考链接 https://zhuanlan.zhihu.com/p/74082377。

流控FC用于防止接收缓存溢出，和满足2.4章节提到的序要求。注意，流控机制是由请求者跟踪链路另一端的可用缓存/队列空间实现的。如下图所示。流控作用于链路两端，并非端点到端点。流控不意味着请求已经到达它的最终点。流控与数据完整性机制是正交的（可以理解不相干），数据完整性是为了在发送和接收器之间实现可靠的信息交换。流控可以视为TLP流从发送器到接收器是完美的，因为数据完整性机制保证了损坏和丢失的TLP通过重传机制被纠正，见3.6章节。每个VC通道都有独立的流控credit池。

在指示的情况下，允许软件在等待此功能中公告的时间后向设备或功能发出请求，并且无需等待其他地方所需的（更长）时间。综上，RTR的功能是告诉软件，该设备复位后，多长时间就能准备好，不需要额外等。或者设备有不同的模块，在不同的配置后，再复位，设备准备就绪的时间是不一致的。如果上述条件不适用，则Function的行为不由RTR功能去诶多功能，必须按照其他地方定义的方式做出响应（包括，例如 无响应或者具有配置状态的响应）。只要以相同方式运行的同一设备没有更改，软件就可以缓存此功能的值，并使用这些缓存的值。

数据链路层是事务层和物理层之间的中间组件。它的主要职责是提供可靠的机制，用于在链路上的两个组件之间交换事务层数据包（TLP）。

1.输出gerber文件。2.选择顶层的丝印，Paste和Solder层。OPS+Keep。点确定。3.打印预览时选延伸，根据PCB形状纵向或者横向打印即可。4.底层打印时，OPS+Keep+镜像即可。

1.cyclone4 gx系列的windriver驱动，app，FPGA程序。2.altera s10 a10.3.xilinx还没完全做过，原理都一样。4.linux下的驱动和app。5.FPGA端主要实现DMA到buffer和bar寄存器访问，驱动实现访问bar地址，app实现访问bar和设置DMA。有需要可以联系，v q 774318039...

1. PCIe DMA应用屏蔽了复杂的协议，将FPGA的RAM直接映射到PC的物理地址内存中，A10 pcie DMA控制器可以例化在IP核内部，DAM的寄存器端口被接到BAR0上，pc通过对BAR0地址的读写就可以操作DMA，BAR0-BAR1都是32位，组合起来成为1个64位的空间。BAR2用于寄存器访问，FPGA 端对Avalon MM的读写进行响应。2.DMA读写都是通过PC主动配置F...