简易计数器1

最新推荐文章于 2021-08-14 16:18:54 发布

proton_boke

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分类专栏：研究生一年级——EDA电路设计课程

本文链接：https://blog.youkuaiyun.com/proton_boke/article/details/53172040

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本文介绍了一个使用Verilog实现的简单计数器模块的设计过程，包括电路结构RTL图的手工绘制、计数器的Verilog代码及波形仿真结果。计数器能够根据设定的最大计数值进行循环计数。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

##实验内容
这里写图片描述

##手工绘制的电路结构RTL图

这里写图片描述

##计数器代码

//////////////////// 计数器代码  /////////////////////////
module counter(
  RST   , // 异步复位， 高有效
  CLK   , // 时钟，上升沿有效
  CNT     // 输出的计数值信号
);
input RST, CLK;
output [3:0] CNT;

reg [3:0] CNT;	

integer CNT_MAX = 6;       //CNT_MAX，最大计数值
always @ (posedge CLK or posedge RST) 
begin
  if(RST) 
	CNT <= 0;               //异步复位
  else if(CNT < CNT_MAX)   //计数器未计数到最大值，下一值加1
	begin
		CNT <= CNT + 1'b1;
	end
  else                     //计数器计数到最大值,下一计数值为0
	begin
		CNT <= 0;
		if(CNT_MAX < 9)
			CNT_MAX <= CNT_MAX + 1;
		else
			CNT_MAX <= 6;
	end
	
end
endmodule

##计数器波形仿真截图

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