<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[ppea7的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/ppea7</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; ppea7]]></copyright><item><title><![CDATA[FPGA aurora 学习记录 ]]></title><link>https://blog.youkuaiyun.com/ppea7/article/details/151153933</link><guid>https://blog.youkuaiyun.com/ppea7/article/details/151153933</guid><author>ppea7</author><pubDate>Wed, 03 Sep 2025 17:49:32 +0800</pubDate><description><![CDATA[本文介绍了在ZCU216开发板上配置Aurora IP核的过程，重点设置了10.3125Gbps速率和156.25MHz参考时钟。文章详细解析了IP核生成的示例设计结构，包括GT收发器配置、时钟分配和复位控制模块，并建议参考Xilinx提供的支持代码。通过状态机实现了数据发送流程，包含空闲、等待就绪、发送数据、发送结束和间隔等待五个状态，并提供了相应的Verilog代码实现。同时设计了接收端数据监控机制，进行简单的错误检查。该实现方案通过仿真验证了IP核的基本工作原理，为后续实际应用奠定了基础。]]></description><category></category></item></channel></rss>