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基于FPGA的数字跑表的设计与实现一、设计要求用FPGA设计并实现一个数字跑表，范围为0~59分59.99秒。可以实现数字跑表进行启动、停止计时和显示读数三个操作，可以在数码管上显示读数。二、设计任务2.1基本部分（1）了解FPGA开发板，了解数字跑表的功能。（2）VHDL语言编程实现数字跑表系统的功能模块，数字跑表进行启动、停止、显示读数操作，并具有计时清零功能；（3）程序编译正确，在Modelsim中仿真正确；（4）采用FPGA开发板作为开发平台，能够下载验证。2.2提高部分能够采用

VHDL语言的基本结构一、VHDL设计简述VHDL主要用于描述数字系统的结构、行为、功能和接口。VHDL将一个设计(元件、电路、系统)分为:外部(可视部分、端口)内部(不可视部分、内部功能、算法)1.VHDL语言的一些基本特点二、实体1.功能描述设计模块的输入/输出信号或引脚，并给出设计模块与外界的接口。实体类似一个“黑盒”，实体描述了“黑盒”的输入输出口。2.格式3.实体名实体名实际上是器件名，最好根据相应的电路功能确定。如4位2进制计数器用counter4b; 8位加法器