手把手教你设计CPU——第五章

对于寄存器 免直接使用 always 编写 ，而是应该采用模块化的标准 DFF 模块进行例化。标准模块内部则使用Verilog语法的always块进行编写。

verilog的if-else和case语法存在两大缺点：（1）不能传播不定态

                                                                    （2）会产生优先级的选择电路而非并行选择电路，从而不利于时序和面积

所以推荐使用assign语法