赛灵思（XILINX） FPGA中VRP/VRN管脚的使用心得

最新推荐文章于 2024-07-24 10:11:08 发布
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分类专栏： xilinx EDA 器件
介绍了XILINX公司Virtex系列FPGA芯片上VRP/VRN管脚的功能及其在不同DCI电平标准下的应用方式。VRP/VRN管脚作为多功能管脚，在特定情况下为DCI内部电路提供参考电压以实现阻抗匹配。

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XILINX公司的Virtex系列FPGA芯片上，每个BANK都有一对VRP/VRN管脚。VRP/VRN管脚是一对多功能管脚，当一个BANK使用到某些DCI（Digitally Controlled Impedance）接口电平标准时，需要通过该BANK的VRP/VRN管脚接入参考电阻。此时，VRN通过一个参考电阻R上拉到Vcco，VRP通过一个参考电阻R下拉到地。VRP/VRN管脚提供一个参考电压供DCI内部电路使用，DCI内部电路依据此参考电压调整IO输出阻抗与外部参考电阻R匹配。当使用到DCI级联时，仅主BANK（master）需要通过VRP/VRN提供参考电压，从BANK（slave）不需要使用VRP/VRN，从BANK的VRP/VRN管脚可当成普通管脚使用。当VRP/VRN不用于DCI功能时，可用于普通管脚。不需要VRP/VRN外接参考电阻的DCI输出接口电平标准有：HSTL_I_DCI HSTL_III_DCI HSTL_I_DCI_18 HSTL_III_DCI_18 SSTL2_I_DCI SSTL18_I_DCI SSTL15_DCI不需要VRP/VRN外接参考电阻的DCI输入接口电平标准有：LVDCI_15 LVDCI_18 LVDCI_25 LVDCI_DV2_15 LVDCI_DV2_18 LVDCI_DV2_25
35、多租户FPGA电压攻击对策与可编程环形振荡器（PRO）的安全防护
lilh34434的博客
07-22 26
本文探讨了多租户云FPGA环境中的电压攻击威胁及应对策略，重点介绍了云用户、云FPGA提供商和FPGA硬件供应商在防御主动电压攻击和故障注入攻击方面的具体措施。同时，文章提出了一种新型多功能电路设计——可编程环形振荡器（PRO），其能够以低开销实现主动侧信道隐藏、片上电源监测以及故障注入监测，为电路安全提供全面防护。通过实验验证，PRO在安全性能上优于传统防护方法，具备广泛的应用前景。
Xilinx 7系列 FPGA硬件知识系列（三）—— Bank划分及引脚定义
whm128的博客
03-06 1万+
7系列的FPGA开始才有HP BANK和HR BANK，UltraScale FPGA有HP BANK、HR BANK和HD BANK，但并不是一个FPGA中会同时包含HP/HR/HDBANK。HP：High Performance,应用于高速场景，比如DDR或其他高速差分线（不是GTX）HR：High Range,应用于宽范围I/0，最高能够支持到3.3V的电压。HD：High Density，应用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V.
关于XILINX FPGA上的DDR_VRP和VRN引脚
mcupro的专栏
12-31 4372
Xilinx Customer Community These signals have been defined this way since Xilinx introduced DCI (with Virtex II if I remember correctly). VRN is aNFET that drives low against a pull-up (open drain) and VRP is aPFET that drives high against a pull-down...
Ultrascale系列DDR4接口设计规则
weixin_44243289的博客
01-08 2601
整理Xilinx设计手册中DDR4布线部分硬件要求
Xilinx SYSMON的应用
扣脑壳的FPGAer的博客
03-19 6784
Xilinx FPGA SYSMON and XADC
VRP基础
LP小子的成长之路
01-15 1334
路由器隔离广播域交换机隔离冲突域 交换机应用 VRP（华为的虚拟路由平台，） 9600 8 无 1无  com口连接   USB连接 9600  8 无  1 无   比com口速度快 总结： 1.如果路由器收到了网络中主机发送的广播报文，会如何操作？ 会丢弃 2.华为数通设备目前使用的VRP版本是多少 通用版本为VRP5...
FPGA中的VREFB管脚的作用
苦行僧
09-21 1万+
首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。<br /> 一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current <br /> strength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。<br /> 只要你设置完成，Quartus会按照你的电平标准自动布线。 第二是IO Bank：你在quartus pin planner 的top
VRP
yongchaocsdn的博客
04-10 2244
VRP基础 文件系统基础 VRP系统管理
关于Xilinx的IO引脚命名中N与P的含义
青豆——廖
02-13 1万+
IO_Lxxy_z:其中xx：为某个BANK中唯一的引脚对；y：为差分对输入/输出，N为负端，P为正端；z：为BANK号。Xilinx定义了差分对引脚，是为了使用IBUFDS原语和UBUFDS原语，通过调用这两个模块，或者说软IP核，可直接输出单端信号，从而避免自己编写Verilog模块来处理差分信号。关于IBUFDS原语，描述如下：IBUFDS原语用于将差分输入信号转化成标准单端信号，且可加入可...
FPGA专用时钟引脚
u011816681的博客
09-18 1万+
在最近的一次设计中，我把FPGA的系统时钟接到了IO_L0N_CC_GC_3上，我本以为有*GC*的就是专用时钟引脚，但是后来才发现对于单端时钟信号而言，只有*P*GC*才能当专用时钟引脚，如果想下图这么设计，在Implement时会报错。FPGA设计马虎不得啊！ ...
XILINX 7series FPGA挂载DDR3之引脚约束
weixin_43813325的博客
08-17 7508
1、前言 FPGA端挂载DDR时，对FPGA引脚的约束和选择并不是随意的，有一定的约束规则，一般可以通过利用vivado工具中的pin assignment去选择合适的位置辅助原理图设计。 2、DDR3约束规则 XILINX 7series FPGA支持高性能存储接口，对于DDR来说分为数据（DQ,DQS,DM）和控制（地址和控制信号）两类引脚，在和FPGA互联时，DDR数据部分以字节组为单位，即每8个数据线和对应的DQS和DM数据掩码作为一组，对于64位DDR来说就有8个字节组。DDR控制部分不分组，可以
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04-06 1万+
引言：本文我们介绍Xilinx 7系列FPGA DDR3硬件设计规则及约束，包括Bank选择、管脚位置约束、管脚分配、端接、I/O标准和走线长度。 01.设计规则 存储器类型、存储器数量和数据宽度受限于所选FPGA器件家族、FPGA速度等级和设计频率，频率范围取决于器件电气特性。 02.Bank和管脚选择 图1、DDR3 数据组连接（DCI级联从Bank） 图2、DDR3地址组连接（DCI级联主Bank） 图3、DDR3 地址/控制组连接（DCI级联从Bank） MIG工具根据
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ZYNQ处理器模块FXIED_IO介绍
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2.01 ZYNQ处理器模块FXIED_IO介绍 2.1.1 本节目录 第一，章节目录； 第二，前言； 第三，FPGA简介； 第四，ZYNQ处理器模块FXIED_IO介绍； 第五，结束语； 2.1.2 本节引言 给FPGA一个支点，它可以撬动整个数字逻辑。““给我一根杠杆我就能撬动地球”是古希腊数学家、物理学家阿基米德说的，这句话是阿基米德的经典语录，这句话还被翻译为“给我一个支点，我就能撬起整个地球”，用了夸张的方式来说明杠杆原理。” 2.1.3 FPGA简介 FPGA（Field P
优化FPGA SelectIO接口VREF生成电路
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引言：FPGA设计中使用了各种PCB SelectIO™接口VREF生成电路。有时即使在以前的设计中已经成功的在电路板上设计了VREF生成电路，也会在VREF引脚上发现大量噪声（200–400mV）。大量VREF噪声的存在可能导致高性能SelectIO接口（如宽DDR3存储器接口）的设计裕度损失。本文重点介绍这种VREF噪声的来源，并给出优化PCB SelectIO VREF生成电路的方法。
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工具制程工艺的不同，FPGA主要可以分为16nm、20nm、28nm。在FPGA的设计过程中，将FPGA的IO口划分为不同的BANK,常见的BANK有HP BANKHR BANKHD BANK。BANKHR BANKAHP BANKHD BANK全称High Range电压范围1.2~3.3V1.0~1.8V1.2~3.3V接口速率以类型有关支持高速接口支持低速接口IO PIN数505224差分对数242412特别地，
Spartan6系列之器件引脚功能详述
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1. Spartan-6系列封装概述 　　Spartan-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。所有Spartan-6 LX器件之间的引脚分配是兼容的，所有Spartan-6 LXT器件之间的引脚分配是兼容的，但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的。 表格 1Spartan-6系列FPGA封装 2. ...
FPGA硬件组成最小运行系统和局部外围电路设定，端口引脚讲解
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