乘加转DSP

最新推荐文章于 2024-03-06 15:19:23 发布

春江花月夜晨

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本文详细介绍了使用Vivado进行数字信号处理项目配置的步骤，包括创建project，添加sourceVerilog文件和constraintset_delay.xdc，设置最大延迟约束。同时，讲解了如何进行仿真，添加panda_tb.v测试平台文件和value.txt数据，以及实例化和触发条件。此外，还提到了逻辑信号命名规则的注意事项和自动化测试脚本的使用。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1、创建project，加入source Verilog和
constraint set_delay.xdc

set_max_delay -from [all_inputs] -to [all_outputs] 10

2、如果需要跑仿真，看时序图时，需要添加panda_tb.v文件和value.txt ，并修改数据

在这里插入图片描述
修改相关端口，实例化

当为1时，会触发上升沿

通过反正仿真看时序图在这里插入图片描述

2、利用脚本自动测数据

create_project s8_u8_u8 /home/cpan/workspace/6-20-vivado/12-21-dsp-data/order_dsp/s8_u8_u8 -part 7vx485tffg1761-2
add_files -norecurse /home/cpan/workspace/6-20-vivado/12-21-dsp-data/order_dsp/s8_u8_u8.v
add_files -fileset constrs_1 -norecurse /home/cpan/workspace/6-20-vivado/12-21-dsp-data/order_dsp/set_delay.xdc
update_compile_order -fileset sources_1
launch_runs impl_1 -jobs 1
close_project

3、在这里插入图片描述
4、

logical信号的命名规则不对