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RSS订阅原创 在使用vitis（2020.2）对7020进行编程的时候，初始化了两个uartlite中断，但是初始化完成后，发现只能使用uartlite1，uartlite0进不到中断。
在使用vitis（2020.2）对7020进行编程的时候，初始化了两个uartlite中断，但是初始化完成后，发现只能使用uartlite1，uartlite0进不到中断。这样初始化就会导致只能运行一个uartlite的中断，原因是中断实例不能初始化两次，相当于使用了最后一次初始化的中断实例。初始化了两次中断实例，导致使用的时候只能使用最后初始化的那个，所以需要初始化一个。
2025-04-17 09:22:56
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原创 vitis（2020.2）进行编程的时候，编程到一定程度会报错：MMU section translation fault Memory write error at 0x105000
有一个折中的办法，在保证所有的配置都是默认的情况下（没有经过修改），一般出现这个现象BOOT是在QSPI模式下，将BOOT的模式也就是拨码开关修改到JTAG模式，我改完后就可以使用了，不会出现这个报错。可以试试重新编译vivado工程生成比特流和.xsa文件，重新导入到vitis试试可不可以解决。这个方法我没有解决。但是检查工程àsrcàlscript.ld没有发现有什么不对的地方。经过查找也没发现问题根本在哪，有大佬知道可以讲一讲。
2025-04-17 09:17:57
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原创 vivado2020.2出现Poor placement for routing between an IO pin and BUFG.
这个错误可以通过在在约束文件中填入set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets design_1_i/ad9643_acquire_0/inst/adc1_clk]来解决，但是可能导致功能问题。简单来说，是因为代码里使用到了时钟信号clk_out，但是该信号不是来自FPGA板子上的时钟引脚，而是来自外部输入。时钟信号clk_out由上一级电路从FMC接口输入，一开始我绑定的是普通IO，后来改成绑定到FMC_CLK2_P引脚上就不报错了。
2025-04-17 09:15:30
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原创 vivado2020.2出现[Synth 8-5799] Converted tricell instance ‘insti_1‘ to logic等类似的严重警告。
出现这种问题，我尝试着重新编译也没有解决。选择Global，不选择per IP，就解决了。
2025-04-17 09:11:57
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原创 c#写的CRC-MODBUS校验
最近在写c#的上位机的时候，发送的数据需要进行crc校验，找了很多人的应该不是modbus版本，校验出来都不太对，最后在某大佬博客发现能用的，稍加修改。
2024-03-13 15:54:13
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1原创 STM32F407VG晶振与主频配置
STM32F407VG下载完成后出现keil5芯片无法识别JLink，必须使用Jlink自带软件J-flash解锁擦除才能继续使用，经过查找发现是因为正点原子给出的例程是使用8Mhz晶振，而自己做的板子上是25Mhz需要修改c和h文件配置才能使用。 手动修改系统时钟参数，使板子上的晶振和目标系统时钟匹配。在stm32f4xx.h中修改HSE为25000000在system_stm32f4xx.c中根据官方提供修改即可一般是需要修改PLL_M，修...
2021-10-22 08:19:32
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原创 关于STM32（程序跑飞）中断优先级NVIC_PriorityGroup
前几天天遇到一个很让人头疼的问题，stm32程序下载到芯片里是正常运行的，keil5电机debug的时候程序会不运行直接进入HardFault_Handler硬件故障。故障原因经过查询有可能是1、内存溢出或者访问越界。2、堆栈溢出。但是，无论怎么查还是没查出来。说来惭愧，最后发现可能与NVIC_PriorityGroup有关，当时程序的中断初始化里右CAN1、UART1、UART2和TIM中断，can和uart优先级是直接采用同事的旧版程序，在测试网口通讯的时候，出现了上述的问题。经过每个函
2021-10-16 09:11:48
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原创 CAN总线学习
CAN总线构成1.CAN协议主要通过5种类型的帧进行的，分别是数据帧、要控帧、错误帧 、过载帧、帧间隔。2.其中，数据帧的构成由7个段构成： 2.1.帧起始：数据帧开始的段。 2.2.仲裁帧：表示优先级的段。（由ID决定优先级） 2.3控制段：表示数据的字节数及保留位的段。 2.4.数据段：数据的内容，一帧可发送0-8个字节的数据（64byte）。...
2021-08-23 10:25:29
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空空如也
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