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频域分析FFT相关知识

FPGA之ISE封装verilog成IP核

CPU、Core、RISC-V 、ARM、ASIC、FPGA、SOC概念及区分

DSP芯片(master)：TMS320F28069FPGA芯片(slave)：Spartan-xc6slx25-2ftg256SPI协议：SCK：5MHz数据长度：8ByteFalling Edge Without Delay.The SPI transmits data on the falling edge of the SPICLK and receivesdata on the rising edge of the SPICLK.由以上时序可以看出，由于DSP为SPI主机，FP

selectIOn逻辑资源被组合在一个IO Tile内部，如下图所示，在单端模式中，master I/O buffer驱动P Pad，slave I/O buffer驱动N Pad；在差分模式中，master I/O buffer和slave I/O buffer组合起来使用，可以完成串并或者并串转换。

项目当中需要正弦信号与余弦信号，首先想到了DDS芯片，例如AD9833、AD9834。由于还需要用FPGA 做一些数据处理，后来干脆直接用FPGA 内部的DDSIP核，同时根据IP核内部的相位累加端口，设置触发信号，使得触发信号更加准时，并且通过PSD 算法计算有效值，相位差更小，精度更高。首先了解DDS的原理...

相敏检波利用互相关原理，能够十分有效地从噪声中提取出与参考信号具有相关性的待测信号的幅度和相位信息，同时忽略不相关的背景噪声的干扰。一、数字相敏检波原理待测信号：x(t)为待测信号s(t)与系统噪声n(t)的叠加，表达式为： r(t)为与待测信号s(t)同频率的参考信号，在r(t)与s(t)的相位关系不明确的情况下，欲测得s(t)的幅度A与相位差Θ，需要采用两组正交的参考信号r1(t)和r2(t)同时完成相敏检波流程。假设参考信号幅值为1，相位为0，既：经过运算：若认为噪声为随机噪声

PID 控制器表达式如下(引用某硕士论文 《基于FPGA的PID控制器研究与实现》)： 其中，Kp为比例增益，Ti为积分时间常数，Td为微分时间常数，u(t)为控制量，e(t)为偏差。在数字控制系统中，PID控制规律的实现必须用数值逼近的方法。当采样周期相当短时，用求和代替积分、用后向差分代替微分，使模拟PID离散化变为差分方程。本文使用并行结构来实现。具有延时小，计算速度快的特点，但需要资源比较多。利用图3.2所示并行结构实现方法 ，进一步将3.8式分解：...

FPGA内 CORDIC核计算ArcTan。 Xin、Yin输入为（integer width of 2bits(1QN format)）： -1<= Xin<=1; -1<= Yin<=1;输出为（integer width of 3bits(2QN format)）： -Pi <= Phase_out <=Pi。

由于要使用IP软核Microblaze的SPI接口驱动DDS芯片AD9833，系统自带SPI接口程序实在太乱了，使用的AX309开发板，开发板例程SPI接口是FLASH读写，改起来也很费劲，所以干脆自己根据Microblaze手册编写SPI驱动。

FPGA_Microblaze PWM 驱动由于Xilinx底层库的定时器没有PWM例程，调试过程中费了不少劲。生产PWM需要两个定时器同时工作，一个控制频率，一个控制占空比，位数可通过硬件设置。#include "xtmrctr_l.h"#include "xparameters.h"#include "platform_config.h"void timer_init(void)...

Microblaze之UART中断 FPGA自带Microblaze底层库函数位置：XX\Xilix\14.7\ISE_DS\EDK\sw\XilinxProcessorIPLib\drivers。由于底层所给函数发送与接收都采用中断，所用库函数比较复杂 ，有些更改涉及底层函数，涉及头文件：#include "xuratlite.h"#include "xuarttlite_...