ningjinghai11的博客

'set_property' expects at least one object报XDC里面的set_property找不到正确的object，这个在vivado后续版本中都显示为警告，一般都是处于object的port名大小写问题。XDC和Verilog都对大小写敏感。建议RTL内部接口定义全部用小写。错误： set_property PACKAGE_PIN "V7 " [get_ports...

转载：原文链接：http://www.itkeyword.com/doc/3294023981952946377/sdk-fpga-designVivado中AXI IP核的创建和读写逻辑分析总述本文包含两部分内容：1）AXI接口简介；2）AXI IP核的创建流程及读写逻辑分析。1      AXI简介（本部分内容参考官网资料翻译）自定义IP核是Zynq学习与开发中的难点，AXI IP核又是十分常...

ZYNQ可以提供多种方式提供GPIO的能力，早上到公司就想应该先搞清楚里面的各种区别，因为我自己不自然就只会用自己的最熟悉的方案来实现，所以在此总结一下；很多帖子讨论这个，当然是因为简单了；但是好像都没有整理完整ZYNQ中GPIO有四种，其中PS中MIO/EMIO两种，而PL中同样有两种情况，AXI_GPIO和AXI_LITE自定义的GPIO；下面就这四种情况进行说明；第一种 PS的MIO实现的G...

转载：原文  http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html0. 引言通过之前的学习，可以在PL端创建从机模式的AXI接口IP核。但是从机模式是被动接收数据，而不能主动的去获取数据，因此计划研究一下AXI Master接口的IP核的构建方法。 1. 利用向导创建AXI Lite Master测试用例    在这一步，AXI类型为...

原文：http://www.eefocus.com/antaur/blog/17-08/423754_f75f7.html0.引言在上一节中，为了验证AXI4-Lite总线读写时序，创建了一个主从机直连的系统，并进行了行为仿真。该系统并没有经过总线控制器，因此不能算一个完整的主从机总线通信验证系统。本节计划创建一个通过总线控制器交互的主从模块通信系统，其中主从模块皆有PL编码实现，同时工程要下板验...

使用wireshark抓包注意事项：由于网卡默认的一包数据比较小，应该手动设置成巨包格式。步骤：1.点击配置2.高级->巨帧数据包->选择4096字节。抓包数据显示如下：可见收到的万兆网UDP包，源地址为192.168.1.10，目的地址为192.168.1.5，源即fpga板卡，目的即主机的万兆网卡。数据分析：以太网帧格式：Ethern...