浮点数运算错误之浮点数偏离正常值数倍

N32G43x芯片浮点数计算偶发错误 在用这款芯片做浮点数计算时,却经常出现一些匪夷所思的现象,例如非负的两个浮点数相除得到了负数,两个非负浮点数相减得到一个更大的非负数。,与其中遇到的问题类似,并且都是M4的芯片,发现计算浮点数过程中, 若触发中断, 浮点数如果未能正常入栈, 导致中断结束后从栈中取出来的浮点数出现乱码, 从而导致偶发性计算错误。在程序中,复制一份相同的浮点数变量,进行同样的浮点数运算,但是复制的那个变量每次进行浮点数运算时进行关中断保护。而这款MCU是支持浮点数运算的,软件中也正常开启了浮点数运算功能(FPU)。 阅读详情

前言

这几天写深圳杯D题,做智能算法的时候,发现关闭plt的画图,会计算不出结果。然后用pycharm的调试功能监控发现,关闭画图时,原本处于20以内的一个浮点数,会在某个时刻突然变成2w多,或者6w多。但是开启画图则不会出现这种情况。不知道时什么原因引起的

原因

经过再次检查,发现是我把部分函数计算式放在了绘图里面,导致关闭绘图后为进行部分计算,导致失误。

Cadence Virtuoso版图DRC报错:grid必须是0.005um整数倍 在版图设计领域,坐标精度是影响芯片物理验证通过率的基础因素。任何基于栅格化坐标的几何图形,其顶点都必须落在工艺规定的网格节点上,否则DRC(设计规则检查)会直接报错。Cadence Virtuoso作为主流版图工具,其网格设置包含显示网格、吸附网格与工艺网格三层概念,而DRC检查的是工艺网格——通常要求0.005um的整数倍。理解这一原理,不仅有助于快速定位报错,还能通过Snap to Grid功能批量修复非法坐标,避免因坐标偏移导致的设计迭代。该问题常见于图形旋转、复制粘贴或外部数据导入场景,是模拟版图与 阅读详情

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黑色小鱼
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