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Xilinx-7系列FPGA架构学习 --- CLB
xilinx-7系列底层架构分析与设计应用原创 2018-05-23 15:06:22 · 7171 阅读 · 0 评论 -
Xilinx-7系列FPGA架构学习 --- CLB/LUT/...
Achievement provides the only real pleasure in life.有所成就是人生唯一的真正的樂趣。通过xilinx vivado提供给implementment,可以看到实际情况(vivado 2017.4 kintex 7为例):每个CLB包括两个slice(两个SLICEL或者一个SLICEM一个SLICEM·)---8个6输入LUTs(逻辑产生单元),1...原创 2018-06-11 14:18:18 · 6478 阅读 · 0 评论 -
Xilinx-7系列FPGA架构学习 --- 深入理解LUT
Achievement provides the only real pleasure in life.有所成就是人生唯一的真正的樂趣。LUT的一个重要功能是逻辑函数发生器。本质上,逻辑函数发生器存储的是真值表(Truth Table)的内容,而真值表则是通过布尔表达式获得。在vivado中,打开网表文件,选择相应的LUT,在property窗口中可以看到真值表。从逻辑电路角度看,LUT是构成组合...原创 2018-06-15 17:16:54 · 15557 阅读 · 2 评论 -
FPGA静态时序理论基础
1. 亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。在同步系统中,如果触发器的setup time / hold time不满足,就可能产生亚稳...转载 2018-07-04 10:44:31 · 362 阅读 · 0 评论 -
vivado深入理解 --- advanced synthesis
Achievements provide the only real pleasure in life.综合就是RTL设计转换为门级表示,是由时序驱动和优化的。vivado支持可综合的语言子集:SystemVerilog、Verilog、VHDL以及三者的混合语言。systhesis支持两种设计模式:project mode 和 non-project mode。vivado有四种大的综合...原创 2018-07-25 14:23:40 · 8464 阅读 · 0 评论 -
advancedFPGA --- 时序分析
Achievements provide the only preasure in life.静态时序分析(Static Timing)是数字 IC 设计中不可避免的话题,也是一个菜鸟成长必须掌握的技术。本文先总结 STA 中常见的定义、名词等。Clock时钟是数字电路的动力系统,可以说数字电路中最重要的信号就是时钟信号了。一般时钟信号的时序特性分为: 偏移 Skew ...转载 2018-07-31 15:30:24 · 6615 阅读 · 0 评论 -
advanced FPGA --- 优秀的代码风格
Achievements provide the only real pleasure in life.同一个实现,会有各种各样的代码风格,那么就会有优劣,下面说一下,什么是优秀的代码风格。总体来说,分为两大方向:第一性能最优,第二就是功耗最低。1.关键路径的高扇出采用寄存器复制的方式。具体来说,分为两种:综合工具选项和用户控制。综合工具选项是使用扇出阈值来自动判断是否需要逻辑复制,但...原创 2018-07-31 16:33:46 · 985 阅读 · 0 评论 -
spi、uart、iic总线区别
1、UART总线详解Universival Asychronous Receiver/Transmitter(通用异步串行口),UART 是一种较为通用的数据传输的方法(即 Start Bit+Data+Check+StopBit),而 COM 口中 Rx、Tx 的数据格式即为 UART。UART 和 RS232是两种异步数据传输标准。计算机中的 COM1和 COM2都是 RS232串行通...原创 2018-08-01 15:28:14 · 2061 阅读 · 0 评论