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小灰灰的FPGA

vivado时序优化——约束异步时钟组set_clock_groups 异步时钟组，英文名称为Asynchronous Clock Groups，在vivado xdc约束命令为 set_clock_groups。需要注意的是，相比于常规时序约束， set_clock_groups约束命令具有更高的优先级。如果需要约束和报告异步时钟之间的某些路径，则必须只使用常规时钟约束，而不是设置_clock_组。从字面上理解，两个时钟为异步时钟，不需要分析这两个时钟之间的所有路径，在分析过程中，忽略所有的时序路径。

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FPGA|安装USB Blaster驱动 1、我的电脑右键-》管理-》设备管理器选择更新驱动程序2、选择浏览计算机查找驱动程序3、选择C:\altera\13.0sp1\quartus\drivers\usb-blaster路径4、这里有个坑，千万不能选择这个路径下面的X32或者x64，会安装失败5、选择下一步6、安装成功

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鸥梨菌Honevid

三种芯片：ASIC、FPGA、SoC ASIC，全称Application-Specific Integrated Circuit，即。它是一种根据特定应用需求而设计和定制的集成电路。ASIC芯片由电子设计自动化软件（EDA）工具进行设计，采用定制的硅片制造工艺生产。ASIC相对于通用的集成电路，具有更高的集成度、更低的功耗和更高的性能。它们被广泛应用于各种领域，如通信、计算机、汽车、工业控制、消费电子等。尽管ASIC的设计周期较长，灵活性较低，但可以实现更高的性能和功耗优化。

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Quartus Prime Lite安装教程 | 以v18.1为例子（FPGA仿真软件安装） Quartus 是由英特尔（Intel）旗下子公司 Altera（现已并入英特尔）开发的一款用于 FPGA（现场可编程门阵列）和 CPLD（复杂可编程逻辑器件）设计的集成开发环境（IDE）。它提供了从设计输入、综合、仿真、布局布线到最终编程和调试的完整工具链，广泛应用于硬件设计和嵌入式系统开发中。下载我们需要的包，具体下载可以在。

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Vivado 使用教程以D触发器为例，使用Vivado实现简单设计流程

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辣个蓝人QEX

【FPGA开发】一文轻松入门Modelsim的基本操作文章就使用modelsim对FPGA进行仿真的步骤与技巧进行了详细介绍

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DMA 定制固件教程：小白跟做即得单人固件，超详细纯喂饭教程，100% 成功秘籍！FPGA仿真1:1、中断逻辑和TLP核心都在。 DMA 定制固件教程小白跟着操作做可以做出的单人固件。DMA仿真技术io、中断逻辑，从零仿真。图文链接教程：https://docs.qq.com/doc/DQ01lVGtHelROVHNv

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迎风打盹儿

VIVADO ILA IP进阶使用之任意设置ILA的采样频率 VIVADO中编写完程序上板测试时经常会用到viavdo自带的ILA逻辑分析仪IP核，在ILAIP核的产品手册中，明确说明采样时钟必须为永不停息的时钟，也就是只能是系统时钟或PLL、MMCM分频倍频出来的时钟，用户通过时序逻辑分频的时钟是无法使用的，这就造成了在采样深度有限情况下无法完整采集频率较低的数据，使用起来不方便，本文章介绍ILA的进阶使用，结合VIOIP可以任意改变ILA的采样频率且不会增加任何额外的资源

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lo卖火柴的小熊猫

FPGA（一）Quartus II 13.1及modelsim与modelsim-altera安装教程及可能遇到的相关问题在学习FPGA课程时，感觉学校机房电脑用起来不是很方便，想着在自己电脑上下载一个Quartus II 来进行基于 vhdl 语言的FPGA开发。原以为是一件很简单的事情，没想到搜了全网文章发现几乎没有一个完整且详细的流程教学安装（也可能是我没搜到,,ԾㅂԾ,,）【视频b站上有，搞完才发现T.T】，因此想做一个纯小白式安装教程，将网上分享的几位大佬关于安装部分的流程都总结到一文当中，包括软件及软件配套仿真和芯片库的安装，让大家花最少的时间完成安装。相关文章链接在文末。多图预警。

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STM32与FPGA通过FMC接口交互设计与实现首先，我们将简要介绍STM32微控制器与FPGA通信所依赖的接口类型。这些接口包括但不限于SPI（串行外设接口）、I2C（两线串行总线接口）、UART（通用异步收发传输器）和GPIO（通用输入输出端口）。每种接口有其独特的特点和适用场景，需要根据实际的项目需求和硬件设计选择合适的通信方式。FMC（Flexible Memory Controller）是STM32微控制器中用于连接外部存储器的高级接口，它支持多种类型的存储器，包括NOR、PSRAM、SDRAM以及NAND闪存等。

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千兆以太网 TCP/UDP协议 FPGA实现：高性能网络通信的利器千兆以太网 TCP/UDP协议 FPGA实现：高性能网络通信的利器【下载地址】千兆以太网TCPUDP协议FPGA实现本项目聚焦于利用FPGA（Field-Programmable Gate Array）的高性能和高度定制性，探索在嵌入式系统设计中的创新应用。随着“微控制器+FPGA”架构的日益普及，本文提出了一种基于...

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FMC、FMC+ 详解 FPGA对I/O需求的变化适应性很强。在重新配置FPGA以实现新协议之后，只需更换物理I/O组件和连接器即可。除非I/O组件在扩展卡模块，否则需要改变板级设计。为了避免与设计变更相关的成本和工作量，设计人员一直依赖于PCI Mezzanine Card (PMC) 和 Switched Mezzanine Card (XMC)标准。然而，这些标准是多年前为单板计算机（SBCs）等通用解决方案开发的，而不是FPGA。

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孤独的单刀

详解Xilinx FPGA高速串行收发器GTX/GTP（5）--详解8B10B编解码详解Xilinx FPGA高速串行收发器GTX/GTP（5）--详解8B10B编解码

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【FPGA】Vivado 保姆级安装教程 | 从官网下载安装包开始到安装完毕 | 每步都有详细截图说明 | 支持无脑跟装如果你有安装包，可跳转至 Step5

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爱奔跑的虎子

FPGA实现频率、幅度、相位可调的DDS以及DDS Compiler IP核的使用验证 DDS（Direct Digital Synthesizer）也叫直接数字式频率合成器，用于生成精确的模拟信号波形。它通过数字方式直接合成信号，而不是通过模拟信号生成技术。

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006---Xilinx Vivado DDR3 （一）---MIG IP核生成与配置文章为学习记录。以配置AXI4协议接口MIG IP为例，介绍配置过程中各个选项卡的参数。

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FPGA-Verilog语言-SPI接口驱动代码：项目推荐文章 FPGA-Verilog语言-SPI接口驱动代码：项目推荐文章【下载地址】FPGA-Verilog语言-SPI接口驱动代码这是一个基于Verilog语言的FPGA SPI接口驱动代码开源项目，支持三线制和四线制SPI通信，并严格遵循mode0模式。项目提供了完整的主机和从机驱动代码，并附带仿真测试代码，便于开发者快速...

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verilog实现除法运算举个例子被除数为900，实际位宽为10，width1给到12，这时12位的被除数高位有两个0，除数为50，实际位宽为6，width2可填6-8以保证除数高位0的个数小于等于2即可。在FPGA中做除法运算需要大量逻辑单元，尤其是高精度或大位宽运算，这会显著增加资源消耗，本文介绍一种使用只verilog不调用任何ip实现除法运算，通过状态机模拟竖式运算过程，其中状态1商最高位，状态2依次从被除数补位做差直到被除数所有位补完计算得到商和余数，如果需要计算小数位可扩展一个状态3继续补0做差即可。

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深入理解RGMII协议与FPGA上实现方案 RGMII（Reduced Gigabit Media Independent Interface）是基于GMII（Gigabit Media Independent Interface）的改进版本，旨在减少对I/O引脚数的需求，同时保持与GMII兼容的高速性能。RGMII最初由IEEE工作组开发，其目的是简化PCB设计，降低布线复杂度，并减少电气功耗。随着技术进步，RGMII成为了多数以太网芯片的标准接口，广泛应用于FPGA和ASIC中。

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基于FPGA控制ADC0832双通道采样+电压电流采样+LCD屏幕显示定制要求使用ADC0832芯片进行ADC采样。其中电压采样以及电流采样是固定电路，是硬件设计，跟软件没没关系。本质上是进行了两路的电压信号采集。ADC0832模块说明基于FPGA控制ADC0832双通道采样+电压电流采样+LCD屏幕显示。

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