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FPGA与无线通信

Xilinx FPGA 重构Multiboot ICAPE2和ICAPE3使用本文介绍了基于IPROG命令的FPGA多版本重构技术，通过ICAP原语实现在线版本切换。

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Xilinx FPGA PCIe | XDMA IP 核 / 应用 / 测试 / 实践 ……

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MCU、MPU、GPU、Soc、DSP、FPGA、CPLD……它们到底是什么？了解这些简称的含义，可以在我们选择使用何种类型的IC时，提供决策参考。

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基于FPGA的实信号转复信号混频技术实现详解本文完整实现了从算法仿真到FPGA部署的实复信号转换系统，重点解决了正交本振生成、数字混频、滤波优化等关键技术问题。经实测验证，系统在Xilinx Vritex-7平台可稳定工作在200MHz时钟下，为通信接收机设计提供了可靠的技术方案。

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基于在线地图的路径规划测评对比-综合对比城区、农村及城乡结合处的导航本研究旨在通过综合对比城区、农村及城乡结合处的导航实战，对主流在线地图（百度、高德以及天地图）的路径规划功能进行全面测评。

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FPGAmaster创新者

基于FPGA的智能小车设计（包含代码）/ 全栈FPGA智能小车：Verilog实现蓝牙/语音/多传感器融合的移动平台本文介绍了一款基于FPGA的智能小车设计，通过Verilog硬件描述语言实现了蓝牙遥控、语音指令识别、红外寻迹与超声波避障等多模态交互系统。该设计利用FPGA的并行架构，实现了硬件加速、高度集成、可扩展性和稳定性，资源利用率较传统STM32方案提升60%。系统采用模块化设计，集成了蓝牙、语音、红外、超声波等模块，并通过FPGA实时处理传感器数据，驱动电机控制小车运动。设计选型包括FPGA主芯片EP4CE6F17C8N、L298N电机驱动模块、HC-05蓝牙模块、SU-03T语音模块、HC-SR04超声波模块

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Vivado 使用教程以D触发器为例，使用Vivado实现简单设计流程

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【Verilog HDL 入门教程】 —— 学长带你学Verilog（基础篇） Verilog HDL（Hardware Description Language）是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。现实生活中多用于专用集成电路（Application Specific Integrated Circuit，ASIC）和现场可编程门阵列（Field Programmabl Gate Array，FPGA）的实现。该篇主要讲述Verilog HDL 常用数据类型、运算符等基础部分，未涉及至实际应用，后期将逐一讲解。

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基于Rust Softplus 函数实践方法 Softplus函数是一种平滑的激活函数，定义为f(x)=ln(1+e^x)，其导数为sigmoid函数。作为ReLU的平滑近似，它具有处处可导的特性，适合梯度优化场景。该函数输出范围在(0,+∞)，常用于需要非负输出的神经网络和概率模型。虽然计算成本高于ReLU（涉及指数和对数运算），但其平滑性在敏感任务中具有优势。代码实现展示了其在Rust和Python中的基本形式，包括正向计算和导数（即sigmoid）功能。Softplus特别适用于需要避免ReLU"神经元死亡"问题或要求连续梯度

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实战案例-FPGA的JESD204B IP核配置详解本文介绍了JESD204接口的三种配置方式：1）JESD204 IP核配置，包括收发模式选择、通道数设置、时钟配置等关键参数；2）JESD204 PHY层配置，适用于Ultrascale系列FPGA，涉及收发器类型、速率选择和PLL配置；3）IP核使用说明，重点讲解了Includesharedlogicinexampledesign模式下两个IP核的互联方法及AXI总线配置流程。文章详细说明了各配置项的选择原则，并针对不同应用场景给出了配置建议。

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FPGA——ZYNQ7020学习日记（PS端）3 当时例化写好的呼吸灯模块的时候，有一个问题就是：在模块实例化时，将寄存器变量slv_reg0直接连接到子模块的输入端口，这在某些综合工具规则中不被允许。需要改为使用线网类型（wire）进行连接。

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一只蜗牛儿

Vivado 使用步骤 Vivado 是一个强大的 FPGA 开发工具，提供了从设计、综合、实现到验证的完整工作流。通过本教程的步骤，您可以顺利完成一个基本的 FPGA 项目。根据项目的复杂度，您还可以进行时序优化、资源优化等高级操作，以提高设计性能和效率。希望这个详细的 Vivado 使用步骤能帮助您顺利入门 FPGA 开发！

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FPGA基础代码1——呼吸灯（上）（超详细，手把手教学！！！） PWM是一种通过调节脉冲的占空比（高电平时间占整个周期的比例）来模拟不同电平的技术。周期（Period）：一个完整PWM波的时间长度（如1ms）。占空比（Duty Cycle）：高电平时间占周期的百分比（如50%）上图便是一个60%占空比的PWM波的波形图其中每五个clk周期便是一个PWM周期，其中前两个clk时钟周期，PWM信号为低，后三个clk时钟周期PWM信号为高——3/5*100%=60%

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