LVDS，PECL，CML 间的互连

1. LVPECL到CML的连接
1.1. 交流耦合情况
    在LVPECL的两个输出端各加一个到地的偏置电阻，电阻值选取范围可以从142Ω到200Ω。如果LVPECL 的输出信号摆幅大于CML 的接收范围，可以在信号通道上串一个25Ω的电阻，这时CML 输入端的电压摆幅变为原来的0.67 倍。

 LVPECL到CML的交流耦合连接方式

1.2. 直流耦合情况

       在LVPECL 到CML 的直流耦合连接方式中需要一个电平转换网络，如图中所示。该电平转换网络的作用是匹配LVPECL 的输出与CML的输入共模电压。一般要求该电平转换网络引入的损耗要小，以保证LVPECL 的输出经过衰减后仍能满足CML 输入灵敏度的要求；另外还要求自LVPECL端看到的负载阻抗近似为50Ω。下面以LVPECL驱动MAX3875 的CML 输入为例说明该电平转换网络。

LVPECL到CML（MAX3875）间直流耦合时电阻网络

       下面是该电阻网络必须满足的方程：

注：假定LVPECL的最小差分输出摆幅为400mV，而MAX3875的输入灵敏度为50mV，这样电阻网络的最小增益必须大于50mV/400mV=0.125

       求解上面的方程组，我们得到R1=182Ω，R2=82Ω，R3=290Ω，VA=1.35V，VB=3.11V，Gain=0.147，Zin=49Ω。把LVPECL输出与MAX3875 输入连接好，实测得：VA=2V，VB=3.13V。LVPECL 到MAX3875 的直流耦合结构如图所示，

LVPECL到CML（MAX3875）的直流耦合结构

2. CML到LVPECL的连接

       下图给出了CML 到LVPECL 三种交流耦合解决方案。

（C）

 CML到LVPECL的交流耦合结构

3. LVPECL到LVDS的连接
3.1 直流耦合情况
       LVPECL到LVDS 的直流耦合结构需要一个电阻网络，如图中所示，设计该网络时有这样几点必须考虑：首先，我们知道当负载是50Ω接到Vcc-2V 时，LVPECL 的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引入的衰减不应太大，LVPECL 输出信号经衰减后仍能落在LVDS 的有效输入范围内。注意LVDS 的输入差分阻抗为100Ω，或者每个单端到虚拟地为50Ω，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等。LVPECL 到LVDS 的直流耦合所需的电阻网络需满足下面方程组：

                         (a) 等效电路                                                             (b) LVPECL 到 LVDS 的连接

LVPECL到LVDS的直流耦合结构

       考虑Vcc=0.3V 情况，解上面的方程组得到：R1=182Ω，R2=48Ω，R3=48Ω，VA=1.14V，RAC=51.8Ω，RDC=62.8Ω，Gain=0.337。电路连接好，实测得VA=2.1V，VB=1.06V。假定LVPECL单端最小输出电压为300mV，在LVDS 的输入端可达到100mV，能够满足其灵敏度要求。考虑信号较大时，如果LVPECL 的最大输出为1V，LVDS 的单端输入电压则为337mV，同样可以满
足指标要求。

3.2 交流耦合情况
       LVPECL 到LVDS 的交流耦合结构如图所示，LVPECL 的输出端到地需加直流偏置电阻（142Ω到200Ω），同时信号通道上一定要串接50Ω电阻，以提供一定衰减。LVDS 的输入端到地需加5KΩ电阻，以提供近似0.86V 的共模电压。

LVPECL到LVDS的交流耦合结构

4. LVDS到LVPECL的连接
4.1. 直流耦合情况
    LVDS到LVPECL 的直流耦合结构中需要加一个电阻网络，如图所示，该电阻网络完成直流电平的转换。LVDS输出电平为1.2V，LVPECL的输入电平为Vcc-1.3V。LVDS 的输出是以地为基准，而LVPECL 的输入是以电源为基准，这要求考虑电阻网络时应注意LVDS 的输出电位不应对供电电源敏感；另一个问题是需要在功耗和速度方面折中考虑，如果电阻值取的较小，可以允许电路在更高的速度下工作，但功耗较大，LVDS 的输出性能容易受电源的波动影响；还有一个问题就是要考虑电阻网络与传输线的匹配。电阻值可以通过下面的方程导出。

LVDS到LVPECL的直流耦合结构

       在Vcc 电压为3.3V 时，解上面的方程得：R1=374Ω，R2=249Ω，R3=402Ω，VA=1.2V，VB=2.0V，RIN=49Ω，Gain=0.62。LVDS 的最小差分输出信号摆幅为500mV，在上面结构中加到LVPECL 输入端的信号摆幅变为310mV，该幅度低于LVPECL 的输入标准，但对于绝大多数MAXIM 公司的LVPECL 电路来说，该信号幅度是足够的，原因是MAXIM 公司LVPECL 输入端有较高的增益。

4.2 交流耦合情况
       LVDS 到LVPECL 的交流耦合结构较为简单，图给出了两个例子。

（b）LVPECL 芯片内没有直流偏置情况（MAX3867）

5. CML和LVDS间互连
       一般情况下，在光传输系统中没有CML和LVDS 的互连问题，因为LVDS 通常用作并联数据的传输，数据速率为155MHz，622MHz或1.25GHz，而CML 常用来做串行数据的传输，数据速率为2.5GHz 或10GHz。需注意CML 的输出信号摆幅应落在LVDS 的有效工作范围内。

LVDS到CML的交流耦合结构

 CML到LVDS的交流耦合结构

6. 如何选择交流耦合电容
       当利用交流耦合结构时，耦合电容的选取应特别小心，该电容与负载阻抗一起构成高通滤波结构，非归零的连0 或连1 出现时，电容会造成接收端电压下降，过零点偏移，通过下面的图形可以很好地理解这一点。

交流耦合造成低频分量损失，过零点漂移

       为防止连零和连1 序列造成负载电压有较大下降，我们可以把耦合电容与负载组成的高通网络的3dB 转角频率降低，下面主要从时域对此进行分析，我们知道一级高通RC 网络的时域响应为：

       NRZ 数据信号经过电容耦合至50Ω的负载上，信号这时的摆动则以0 为基准。我们把信号幅度以 VP-P进行归一化处理，电压幅度归一化为±0.5V P -P。假定负载最初充电电压为V 0 +=0.5V P -P，最终电压为V ∞=0。τ为HPF 的时常数，则经过一段时间t 后，负载电压下降ΔV为：

       如允许在时间t 时，功率下降0.25dB，则ΔV/ V P -P = 6%；

       如果我们定义T B为数据每比特周期，N CID为最大容许的连零或连1 数目，负载阻抗R=50 Ω，C 为耦合电容，则t=N CID·T B，τ=R·C，C 可通过下面式子估算：

       我们以2.488Gbps 的系统为例，T B = 400ps，N CID = 100bit，通过计算得C =6.2nF。下面计算该电容造成的过零点偏移大小：

       t r在这里指NRZ 信号幅度从20%到80%的上升时间，一般可通过下式估算：

       BW 指系统带宽，通常为0.6~1 倍数据速率，对于2.5Gbps 系统，如果取t r=120ps，C=6.2nF，计算得LFPDJ等于13ps，如果把C 增加到100nF，这时LFPDJ将小于1ps，可以忽略不计。

转自：http://blog.sina.com.cn/s/blog_4770ef020101hr1p.html